实验一-Xilinx-ISE13软件使用

实验一Xilinx_ISE软件使用与计数器相关实验实验目的了解并掌握采用可编程逻辑器件实现数字电路与系统的方法；学习并掌握采用Xilinx_ISE软件开发可编程器件的过程学习使用verilogHDL描述数字逻辑电路与系统的方法；掌握分层次、分模块的电路设计方法，熟悉使用可编程器件实现数字系统的一般步骤。实验条件PC机XilinxISE1软件USB下载线DigilentAdept软件〔2.0或更新版〕Xilinx大学方案开发板Basys2预习要求阅读实验原理及参考资料，了解使用XilinxISE1软件开发Xilinx可编程器件，设计实现所需电子系统的流程。实验原理4.1可编程器件开发流程4.2XilinxISE1软件概要介绍ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决方案的供给商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP〔IntellectualProperty〕核，长期以来一直推动着FPGA技术的开展。Xilinx的开发工具也在不断地升级，目前的ISEProjectNavigator13.x集成了FPGA开发需要的所有功能，其主要特点有：•包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境；•全面支持Virtex-5系列器件〔业界首款65nmFPGA〕；•集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈；•可以节省一个或多个速度等级的本钱，并可在逻辑设计中实现最低的总本钱。ISEProject的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA软件。•设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器〔TheISETextEditor〕，用于原理图编辑的工具ECS〔TheEngineeringCaptureSystem〕，用于生成IPCore的CoreGenerator，用于状态机设计的StateCAD以及用于约束文件编辑的ConstraintEditor等。•综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌MentorGraphics公司的LeonardoSpectrum和Synplicity公司的Synplify，实现无缝链接。•仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDLBencher，同时又提供了使用ModelTech公司的Modelsim进行仿真的接口。•实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。•下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了ImPACT，功能是进行设备配置和通信，控制将程序烧写到FPGA芯片中去。•使用ISE进行FPGA设计的各个过程可能涉及到的设计工具如表4-1所示。4.3使用XilinxISE1软件开发可编程器件的流程介绍4.3.〔1〕开启软件:开始程序XilinxISEISEDesignToolsProjectNavigator,会出现的画面.〔2〕在软件环境下,开启一个新的工程:FileNewProject.[ProjectName]:lab1_4bitsLEDs[ProjectLocation]:E:\Training\training_demo\Verilog\lab1_4bitsLEDs(依使用者设定的目录).[Top-LevelModuleType]:HDL(代表最上层的设计模块是以HDL方式实现的模块.图4.3.1〔3〕单击next,下一个画面就是设定硬件FPGA的参数---请对照实验板芯片系列进行选择！[FPGA系列(DeviceFamily)]:Spartan3E(请看板子的FPGAFPGA的编号)[FPGA名称(Device)]:XC3S100E(请参考开发板的FPGAFPGA的编号)[FPGA包装(Package)]:CP132(请参考开发板的FPGAFPGA的编号)[FPGA速度等级(Speed)]:-4(FPGA速度等级)[综合工具(SynthesisTool)]:XST(VHDL/Verilog)[仿真器(Simulator)]:Isim(VHDL/Verilog)图4.3.2：FPGA参数〔4〕点击next.此时出现此工程所有设定的信息，若需重新设定,那么可back.若无误,那么按finish图.2创立新的.1创立一个新的Verilog源文件〔1〕此时出现一个工程的框架,可以允许使用者开始进行工程的设计.〔2〕创立新的设计文件:ProjectNewSource;选择VerilogModule,并设定文件名称为led图：选择源文件类型〔3〕点击next,出现NewSourceWizard,设定此设计的输出输入信号.Clk:input(50m时钟输入信号).Reset:input(当Reset=‘0’时,去除内部计数器)Led_out:Output(跑马灯输出信号),勾上Bus，MSB=3,LSB=0.图：定义模块〔8〕按next,再按finish;此时工程参加此模块之后,在Sourcees的窗口中会出现的编辑窗口.〔9〕在ProjectNavigator右边的工作区可以看到的文件内容,此时可以修改或改变设计内容,在修改完成之后,利用FileSave来储存文件.〔10〕在撰写内容之时,可以參考ISE所附的语言模板LanguageTemplate.在本实验中我们需要了解计数器模块，点击软件界面上方的语言模板的快捷键，然后选择“Verilog_SynthesisConstructs_CodingExamples_Counters〞，然后选择所需的计数器类型以做参考。实验代码如下：本实验中，时钟晶振为50m，为了能肉眼看到计数器的led灯闪烁，那么可以将计数器的高四位led_out[26:23]传递给led输出，频率变化大概在几赫兹。如果需要加快或降低led灯的闪烁频率，那么可以相应加大或减小计数器的位数。.2编译检错并查看电路〔1〕双击Synthesize-xst进行编译纠错,以确认设计的正确与否。〔2〕点开综合选项，双击ViewRTLSchematic，并选择Startwithaschematicofthetop-levelblock选项图4.3.6〔3〕点击OK，出现设计的整个电路模块图图4.3.7〔4〕直接双击电路顶层，查看内部电路模块图4.3.8〔5〕如果需要查看设计内部具体有哪些实际资源组成，那么可以点开综合选项，双击“viewtechnologyschematic〞图4.3.9选择technology〔6〕点击OK，出现设计顶层图4.3.10〔7〕直接双击顶层电路，那么可以看到设计的内部电路是由哪些资源组成的。图4.3.11〔8〕在Processes的窗口中,直接以鼠标双击GenerateProgrammingFile的选项.此时ISE会自动执行并产生可以下载的.bit类型文件,此步骤是最直接验证设计工作的正确性与否.---可以等待仿真验证后再执行。〔9〕若在每一个步骤后都出现绿色的打勾,代表程序成功跑完而没有错误和警告。假设有黄色的警告，一般可以忽略。若有一个程序都出现红色打叉[X]的符号,代表有错误,可以依显示结果来侦错.---可以等待仿真验证后再执行。图.在实际烧录FGPA之前，为了验证设计的正确性,可以先利用测试模板(Testbench)来验证设计的正确性。在这里请注意一下，为了加快仿真进程，仿真时将counter的低4位传给led_out以提高频率，更快地看到输出仿真结果。这时，将代码的第37行使能，第38行不使能，然后保存。(1)点击ledHDL文件,创立一个新的测试平台源文件:ProjectNewSource.在源文件向导里,点击VerilogTestFixture作为源文件类型,输入文件名称为test.图4.3.1(2)一直点击next,直到点击finish,自动生成的测试模板,在此根底上编辑输入鼓励：时钟周期设定为10ns，复位信号为高持续500ns后，再将复位信号置低。图4.3.14：(3)保存test.v。选择sourcesforSimulation图4.3.15：(4)双击SimulateBehavioralModel,ISE仿真器翻开并开始仿真,,将图形界面缩小到适宜的界面，其仿真结果如下图:图4.3.16(5)我们也可以查看设计的内部信号。添加内部信号的步骤是:在Isim的InstancesandProcesses窗口中点选test,然后点击UUT，在object窗口那么会出现全部信号：图4.3.17：〔6〕拖动counter到仿真波形里，点击restart按钮,再点击runall按钮，运行一段时间后点击暂停，就可以看到内部信号仿真图。为了查看方便，将二进制数改为10进制无符号数的形式，选择counter信号，点击右键选择radix扩展栏中的UnsignedDecimal，由图可知counter信号是在正确计数的。图4.3.18〔7〕关闭Isim仿真器并保存。4.3.〔1〕设定I/O脚的位置,可以利用LED.UCF来设定I/O脚的位置,以得到正确的输出文件.ProjectNewSource.设定输入的文件格式为ImplementationConstraintsFile,文件名称为led(自动储存为led.UCF)图4.3.19〔2〕一直点击next，最后按finish〔3〕选择sourceforImplementation选项〔4〕点选Sourcees窗口内的led.ucf,点击processess窗口里的userconstraints，双击editconstraints〔txt〕，输入后储存文件.其中,“LOC〞代表管脚定义，相关管脚定义请参考实验板使用手册或参照表；“IOSTANDARD〞代表电平标准，实验中设定为LVCMOS33；“SLEW〞代表信号的翻转速率，有fast和slow之分，默认是slow，时钟信号clk变化比拟快可设定为fast。图：UCF约束图：BASYS管脚定义表Basys2各IO管脚定义发光二极管时钟拨码开关按键数码管LD0M5MCLKB8SW0P11BTN0G12AN0F12LD1M11RCCLKC8SW1L3BTN1C11AN1J12LD2P6CCLKN12SW2K3BTN2M4AN2M13LD3P7UCLKM6SW3B4BTN3A7AN3K14LD4N5SW4G3BTN4CAL14LD5N4SW5F3CBH12LD6P4SW6E2CCN14LD7G1SW7N3CDN11CEP12CFL13CGM12DPN13图：BASYSIO管脚定义图：BASYSIO插座管脚定义表流水灯管脚定义约束文件例如NET"clk"LOC=B8;NET"led_out[0]"LOC=M5;NET"led_out[1]"LOC=M11;NET"led_out[2]"LOC=P7;NET"led_out[3]"LOC=P6;NET"reset"LOC=P11;NET"clk"IOSTANDARD=LVCMOS33;NET"led_out[0]"IOSTANDARD=LVCMOS33;NET"led_out[1]"IOSTANDARD=LVCMOS33;NET"led_out[2]"IOSTANDARD=LVCMOS33;NET"led_out[3]"IOSTANDARD=LVCMOS33;NET"reset"IOSTANDARD=LVCMOS33;NET"clk"SLEW=FAST;〔4〕在执行设计之前，需将之前我们仿真时修改的代码给复原，将代码的第37行去能，第38行使能，然后保存。(5)重新执行GenerateProgrammingFile,确认设计无误〔即确认所有步骤后均出现绿色的打勾,表示无错或至少没有步骤出现红色打叉[X]的符号,表示没有不可容忍的错误〕。4.3.5(1)在完成设计验证之后,就可以将led.bit写入到FPGA内部,此时连接BASYS2实验板的USB下载线到PC机，并翻开BASYS2实验板上的电源开关，在PC机桌面点击“开始->Digilent->Adept->