高速adc结构的研究

高速adc结构的研究

1频宽和处理速度随着无线网络技术、数字处理器（pd）技术、计算机科学和高速数据采集技术的发展，adc（模拟数字检测器）的数据处理频率和处理速度是系统发展的关键。从表1可以看出,高速ADC的应用非常广泛,虽然各应用领域对ADC的分辨率和处理速度的要求各不相同,但是处理速度是其中最关键的指标。本文系统分析了当前主流的各种高速ADC的结构,并比较各种结构之间的优缺点,阐述了高速ADC结构设计技术的新进展。2快速构建技术2.1fpgac的结构介绍FLASHADC又称为全并行ADC,是已知的结构中速度最快的一种,采用Bipolar工艺的6位FLASHADC的采样频率可以达到2GHz以上。FLASHADC的原理简单,非常适合一些比较低分辨率的场合,图1是FLASHADC的结构框图。如图1所示,模拟输入电压直接与各参考电压作比较,再把比较器的输出经过前置编码器判断输入电压是处于那两个参考电压之间,最后经数字编码器输出。由于这个方法非常直接简单,而且数字输出与模拟输入之间的间隙时间很短,因此可以不需要采样保持电路,但是当要制作一个高分辨率的转换器时,它所需要的比较器数目会很大,而且是以2的指数成长(2n),当n>8时,整个电路的比较器数目将大于256个,因此面积与功率消耗都会非常大,因此FLASHADC通常不会超过8位。2.2模拟信号和比较器的选择由于FLASHADC的比较器数量过多,面积及功率也较大。两级ADC是解决问题的其中一种方法,图2就是8位两级ADC的结构。两级ADC是将所要转换的模拟信号分成两个步骤完成。模拟输入先经由一个4位的MSBADC求出其高四位值,之后将这四个高位值以减4位DAC还原,再把原来的模拟输入电压减去DAC值,剩余电压值再通过4位的LSBADC即可得到低四位值。从图2中看到,只要使用两个4位的ADC就能达到8位的转换要求,所以整个转换器所需要的比较器数目由FLASHADC的28=256个降为2×24=32个,降低到原来的四分之一,芯片面积及功率消耗也因此下降。但是速度仅为FLASHADC的一半。2.3内插的技巧及应用内插式ADC是利用前置放大器在其临界电压附近的线性特性,在两相邻前置放大器的输出间内插成线性比例的结果,所以可以减低所使用前置放大器的数目,进而减低输入电容,其结构原理图3所示。图中以4位ADC为例,以电阻分压的方式达到内插的效果,在两个相邻的前置放大器间可以内插出1/4、2/4、及3/4的比较结果,也就是运用内插的技巧可以多得到两位,所以前面的参考电压及前置放大器数目只需要22=4,就可以达到整个转换器有4-bit的分辨率。图上以V1、V2为例,假设整个参考电压区段为Vref=1v,且每一个前置放大器在其临界电压的±0.25V之间保有很理想的线性度,那么V1与V2内插所得的转换曲线应如图所示,分别在0.3125V、0.375V、及0.4375V处通过高低相同的转移曲线。在内插的方法上除了利用电阻内插以外,还可以采用电流内插或电容内插的方法,它们基本原理是相同的。使用内插式ADC只要内插出来的线性度较好,就可以大幅降低前置放大器的数量,从而减少输入电容。2.4折叠式采样原理内插式ADC可以降低前置放大器的数目,但是比较器数目并没有减少,如4-bit内插式的模拟数字转换器仍需要16个比较器。折叠式ADC就是在内插式ADC的基础上将比较器数量减少。图4为4位折叠式ADC的结构框图,它的方式上和两级ADC相似,也是分成高位(MSB)及低位(LSB)两级处理。他们不一样的地方是两级ADC是将高位比较完成之后才进行低位的比较,而折叠式则是高位和低位的比较同时进行,因此折叠式与FLASH在采样速度上相当接近,所以它也不需要采样保持电路,而两级ADC则需要采样保持电路。折叠式的基本原理是先将输入经过折叠电路的处理,再把折叠过的信号由低位比较器来比较。以4-bit为例,假设模拟输入电压的范围为0V≤Vin≤1V,且折叠率(FoldingRate)为22=4,那么总共应该有四个Folder,而每个Folder在0V到1V之间应该各有4个转态点,如图上所示。因此当模拟输入电压从0V增加到1/4V时,四个锁存输出随着输入电压增加应为0000、0001、0011、0111、1111,又当输入电压从1/4V增加到1/2V时,输出变为1110、1100、1000、0000。以此类推,再经过编码之后就可以得到后两个LSB。虽然2位MSB是另外独立产生的,但是其电路也由Folder中的某一些信号加以合成或修正,所以所有的MSB和LSB可以同时输出。如果所折叠出来的信号在转态点附近的线性度允许的话,折叠式ADC通常会再加内插的方法以提高转换器的功能,并减少输入电容,因为折叠式ADC虽然可以减低比较器数量,但由于另外需要折叠电路故其输入电容并不会比FLASH少。2.5数字农村流水线ADC是两级ADC结构的延伸,也是目前大多数高速ADC产品所采用的结构。两级ADC是将数字输出分成两群MSBs与LSBs。我们也可以将这种原理推广而分成很多级,如将数字输出分成三、四群,甚至可以1位当成一级,每一级模拟输入信号的转换必须等到最后一级完成动作,才可以得到所有的数字输出。因此,为了提高工作效率,我们可以使用流水线的方式,在这一级完成转换之后将资料传给下一级,并且立即处理上一级的信号,所以每一级要有足够的缓存器来储存上前几次信号处理的数字输出。如此一来每隔一级的处理时间就会有一组完整的数字输出。图5是将一个8位流水线ADC分成(2+2+2+2=8)四级。每一级都是一个数字逼近器(DigitalApproximator,DAPRX),其中都有一个增益放大器(GainAmplifier),它的功能是在于把输入电压与DAC输出相减所得的余数放大到原来的范围。所以,我们可以将每一级设计成一样的电路,具有很高的重复性;再者后级的分辨率也不需要越做越小,各子电路拥有较大的设计空间。3比较器的设计各种高速ADC都有各自的优缺点,表-2是各种高速ADC的特点。由表2可以看出不论在比较器、参考电压的数量还是输入电容,流水线ADC的设计方法都是最少的,所以流水线ADC也是高速ADC发展的最主要方向。但是流水线ADC对其内部的运算放大器的指标要求很高,如设计一个10位20MS/s的流水线ADC,就需要一个增益为60dB以上,且单位增益频宽为200MHz的运算放大器,但是在深亚微米工艺下是很难设计出这样规格的运算放大器。而FLASHADC设计虽然用到比较多的比较器与参考电压,但是结构简单且速度快,比较适合4～8位的高速需求。两级ADC是介于FLASHADC及流水线ADC之间,而且另外需要一个采样保持电路。折叠式ADC的设计除了可以减低比较器的数量外,由于输入信号经过折叠,其动态表现会比较好,虽然其参考电压及输入电容较大,但可以结合内插的方法弥补这些缺点,图6是8位折叠内插式ADC的结构框图。由于各种高速ADC结构划分只是相对的,所以在设计高速ADC时,需综合考虑各种高速ADC结构的优缺点,设计混合结构的高速ADC,如折叠内插式ADC、流水线内插式ADC等。4模拟电路设计的发展趋势随着模拟集成电路设计技术的发展,高速ADC设计朝着高速、低压和低功耗的方向发展,采用的结构也由单一结构向混合结构发展,采用的工艺技术也由亚微米向深亚微米技术转变。从过去多年的发展中可以总结出高速ADC设计的几个发展趋势:(1)低压、低功耗设计。这是整个电路的发展趋势。采用0.25µm的混合信号工艺时,一个10位105MS/s的流水线ADC的工作电压为3伏,正常工作时的功耗可以小于300Mw,而休眠(Sleep)状态下的功耗只有30mW左右,而SNR可以达