数字逻辑个性课实验报告

**学生学号 0121410870432 实验成绩学生实验报告书实验课程名称开课学院指导教师姓名学生姓名

逻辑与计算机设计基础计算机科学与技术学院肖敏付天纯学生专业班级 物联网1403**2015 -- 2016 学年 第 一 学期译码器的设计与实现【实验要求】：（1）理解译码器的工作原理，设计并实现n-2n译码器，要求能够正确地根据输入信号译码成谢谢阅读输出信号。（2）要求实现2-4译码器、3-8译码器、4-16译码器、8-28译码器、16-216译码谢谢阅读器、32-232译码器。【实验目的】（1）掌握译码器的工作原理；（2）掌握n-2n译码器的实现。【实验环境】Basys3FPGA开发板，69套。Vivado2014集成开发环境。Verilog编程语言。【实验步骤】一·功能描述输入由五个拨码开关控制，利用led灯输出32种显示谢谢阅读二·真值表**三·电路图和表达式****四·源代码moduledecoder_5(input[4:0]a,output[15:0]d0);reg[15:0]d0;reg[15:0]d1;always@(a)begincase(a)5'b00000:{d1,d0}=32'b1000_0000_0000_0000_0000_0000_0000_0000;谢谢阅读5'b00001:{d1,d0}=32'b0100_0000_0000_0000_0000_0000_0000_0000;精品文档放心下载5'b00010:{d1,d0}=32'b0010_0000_0000_0000_0000_0000_0000_0000;感谢阅读5'b00011:{d1,d0}=32'b0001_0000_0000_0000_0000_0000_0000_0000;感谢阅读5'b00100:{d1,d0}=32'b0000_1000_0000_0000_0000_0000_0000_0000;精品文档放心下载5'b00101:{d1,d0}=32'b0000_0100_0000_0000_0000_0000_0000_0000;感谢阅读5'b00110:{d1,d0}=32'b0000_0010_0000_0000_0000_0000_0000_0000;精品文档放心下载5'b00111:{d1,d0}=32'b0000_0001_0000_0000_0000_0000_0000_0000;感谢阅读5'b01000:{d1,d0}=32'b0000_0000_1000_0000_0000_0000_0000_0000;感谢阅读5'b01001:{d1,d0}=32'b0000_0000_0100_0000_0000_0000_0000_0000;精品文档放心下载**5'b01010:{d1,d0}=32'b0000_0000_0010_0000_0000_0000_0000_0000;精品文档放心下载5'b01011:{d1,d0}=32'b0000_0000_0001_0000_0000_0000_0000_0000;精品文档放心下载5'b01100:{d1,d0}=32'b0000_0000_0000_1000_0000_0000_0000_0000;精品文档放心下载5'b01101:{d1,d0}=32'b0000_0000_0000_0100_0000_0000_0000_0000;感谢阅读5'b01110:{d1,d0}=32'b0000_0000_0000_0010_0000_0000_0000_0000;谢谢阅读5'b01111:{d1,d0}=32'b0000_0000_0000_0001_0000_0000_0000_0000;精品文档放心下载5'b10000:{d1,d0}=32'b0000_0000_0000_0000_1000_0000_0000_0000;谢谢阅读5'b10001:{d1,d0}=32'b0000_0000_0000_0000_0100_0000_0000_0000;谢谢阅读5'b10010:{d1,d0}=32'b0000_0000_0000_0000_0010_0000_0000_0000;精品文档放心下载5'b10011:{d1,d0}=32'b0000_0000_0000_0000_0001_0000_0000_0000;谢谢阅读5'b10100:{d1,d0}=32'b0000_0000_0000_0000_0000_1000_0000_0000;精品文档放心下载5'b10101:{d1,d0}=32'b0000_0000_0000_0000_0000_0100_0000_0000;感谢阅读5'b10110:{d1,d0}=32'b0000_0000_0000_0000_0000_0010_0000_0000;感谢阅读5'b10111:{d1,d0}=32'b0000_0000_0000_0000_0000_0001_0000_0000;感谢阅读5'b11000:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_1000_0000;感谢阅读5'b11001:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0100_0000;感谢阅读5'b11010:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0010_0000;谢谢阅读5'b11011:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0001_0000;谢谢阅读**5'b11100:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_1000;谢谢阅读5'b11101:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_0100;感谢阅读5'b11110:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_0010;谢谢阅读5'b11111:{d1,d0}=32'b0000_0000_0000_0000_0000_0000_0000_0001;谢谢阅读default{d1,d0}=32'bxxxx_xxxx_xxxx_xxxx_xxxx_xxxx_xxxx_xxxx;感谢阅读endcaseendendmodule五·测试用例映射：d0[0]:U16......d0[15]:LD15从左向右映射低位数段谢谢阅读输入：1111输出：v16亮**学生学号 0121410870432 实验成绩学生实验报告书实验课程名称 逻辑与计算机设计基础开课学院指导教师姓名学生姓名学生专业班级

**计算机科学与技术学院肖敏付天纯物联网14032015 -- 2016 学年 第 一 学期数据选择器的设计与实现【实验要求】：（1）理解数据选择器的工作原理，设计并实现2n选1的数据选择器，要求能够正确地根据输感谢阅读入的控制信号选择合适的输出。（2）要求实现21选1的数据选择器、22选1的数据选择器、24选1的数据选择器、25选1感谢阅读的数据选择器，2n选1的数据选择器。【实验目的】（1）掌握数据选择器的工作原理；（2）掌握2n选1的数据选择器的实现。【实验环境】Basys3FPGA开发板，69套。Vivado2014集成开发环境。**Verilog编程语言。【实验步骤】一．功能描述由五个拨码开关控制选择，十一个拨码开关控制输入内部定义二十一位数，输出由一个led灯精品文档放心下载显示。二 · 真 值 表三．表 达 式out_sgnadd_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[0]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[1]精品文档放心下载add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[2]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[3]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[4]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[5]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[6]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[7]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[8]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[9]add_sgn[4]add_sgn[3]add_sgn[2]add_sgn[1]add_sgn[0]in_sgn[10]谢谢阅读四．函数moduleselect_32_1(**input[10:0]in_sgn,input[4:0]add_sgn,outputout_sgn);wire[20:0]in_in_sgn;wirefor_out_sgn;wireback_out_sgn;assignin_in_sgn=21'b0000_0000_0000_0000_00000;谢谢阅读select_16_1sel16_1(.in_sgn({in_in_sgn[3:0],in_sgn[10:0]}),.add_sgn(add_sgn[3:0]),.out_sgn(for_out_精品文档放心下载sgn));select_16_1sel16_2(.in_sgn(in_in_sgn[20:4]),.add_sgn(add_sgn[3:0]),.out_sgn(back_out_sgn));谢谢阅读select_2_1sel2_1(.in_sgn1(for_out_sgn),.in_sgn2(back_out_sgn),.add_sgn(add_sgn[4]),.out_sgn(ou精品文档放心下载t_sgn));endmodulemoduleselect_16_1(input[11:0]in_sgn,input[3:0]add_sgn,outputout_sgn);**wire[3:0]in_in_sgn;wirefor_out_sgn;wireback_out_sgn;assignin_in_sgn=4'b0000;select_8_1sel8_1(.in_sgn(in_sgn[7:0]),.add_sgn(add_sgn[2:0]),.out_sgn(for_out_sgn));谢谢阅读select_8_1sel8_2(.in_sgn({in_in_sgn[3:0],in_sgn[11:8]}),.add_sgn(add_sgn[2:0]),.out_sgn(back_out_精品文档放心下载sgn));select_2_1sel2_1(.in_sgn1(for_out_sgn),.in_sgn2(back_out_sgn),.add_sgn(add_sgn[3]),.out_sgn(ou感谢阅读t_sgn));endmodulemoduleselect_8_1(input[7:0]in_sgn,input[2:0]add_sgn,outputout_sgn);wirefor_out_sgn;wireback_out_sgn;select_4_1sel4_1(.in_sgn(in_sgn[3:0]),.add_sgn(add_sgn[1:0]),.out_sgn(for_out_sgn));精品文档放心下载**select_4_1sel4_2(.in_sgn(in_sgn[7:4]),.add_sgn(add_sgn[1:0]),.out_sgn(back_out_sgn));谢谢阅读select_2_1sel2_1(.in_sgn1(for_out_sgn),.in_sgn2(back_out_sgn),.add_sgn(add_sgn[2]),.out_sgn(ou感谢阅读t_sgn));endmodulemoduleselect_4_1(input[3:0]in_sgn,input[1:0]add_sgn,outputout_sgn);wirefor_out_sgn;wireback_out_sgn;select_2_1sel2_1(.in_sgn1(in_sgn[0]),.in_sgn2(in_sgn[1]),.add_sgn(add_sgn[0]),.out_sgn(for_out_s精品文档放心下载gn));select_2_1sel2_2(.in_sgn1(in_sgn[3]),.in_sgn2(in_sgn[2]),.add_sgn(add_sgn[0]),.out_sgn(back_out_感谢阅读sgn));select_2_1sel2_3(.in_sgn1(for_out_sgn),.in_sgn2(back_out_sgn),.add_sgn(add_sgn[1]),.out_sgn(ou感谢阅读t_sgn));**endmodulemoduleselect_2_1(inputin_sgn1,inputin_sgn2,inputadd_sgn,outputout_sgn);regout_sgn;always@(*)beginif(add_sgn==0)out_sgn=in_sgn1;精品文档放心下载else out_sgn=in_sgn2;endendmodule四．电

路

图I0I1I2I3I4

**Add[4]Add[3]

I5I6I7I8I9I10Add[2]I11Add[1]I12Add[0]I13I14I15I16I17I18I19I20I21I22I23I24I25I26I27I28I29I30I31五．结果检验

out选择线从大到小对应从左到右的左边五个拨码开关，输入从大到小对应剩下从左到右十一精品文档放心下载个拨码开关。任意选led灯一个对应输出。只将最右边一个拨码开关打开，led灯亮。**学生学号 0121410870432 实验成绩学生实验报告书实验课程名称开课学院指导教师姓名

逻辑与计算机设计基础计算机科学与技术学院肖敏学生姓名学生专业班级

**付天纯物联网14032015 -- 2016 学年 第 一 学期ALU的设计与实现【实验要求】：（1）理解全加器的工作原理，设计并实现1位，8位，32位全加器，能实现基本的加法运算。谢谢阅读（2）设计并实现1位，8位，32位补码器，能够计算补码，从而实现加法和减法运算。感谢阅读【实验目的】实现1位，8位，32位全加器；实现1位，8位，32位补码运算；实现1位，8位，32位的感谢阅读加减法器。【实验环境】Basys3FPGA开发板，69套。Vivado2014集成开发环境。Verilog编程语言。【实验步骤】**一．功能描述输入两个八位二进制数，最高位代表符号位，0代表正1代表负，输出八位led灯，一个代表谢谢阅读结果符号，八位代表加减后的结果。二．真值表**二．表达式**if(a[7])a_o{a[7],~a[6:0]1}感谢阅读elsea_oa[7:0]if(b[7])b_o{b[7],~b[6:0]1}感谢阅读elseb_ob[7:0]_0[0]a[0]b[0]0a[0]b[0]1a[0]b[0]1a[0]b[0]0;感谢阅读s[0]a[0]b[0]0a[0]b[0]0a[0]b[0];谢谢阅读_0[1]a[1]b[1]s[0]a[1]b[1]s[0]a[1]b[1]s[0]a[1]b[1]s[0];谢谢阅读s[1]a[1]b[1]s[0]a[1]b[1]s[0]a[1]b[1];谢谢阅读_0[2]a[2]b[2]s[1]a[2]b[2]s[1]a[2]b[2]s[1]a[2]b[2]s[1];谢谢阅读s[2]a[2]b[2]s[1]a[2]b[2]s[1]a[2]b[2];精品文档放心下载_0[3]a[3]b[3]s[2]a[3]b[3]s[2]a[3]b[3]s[2]a[3]b[3]s[2];感谢阅读s[3]a[3]b[3]s[2]a[3]b[3]s[2]a[3]b[3];谢谢阅读_0[4]a[4]b[4]s[3]a[4]b[4]s[3]a[4]b[4]s[3]a[4]b[4]s[3];谢谢阅读s[4]a[4]b[4]s[3]a[4]b[4]s[3]a[4]b[4];谢谢阅读_0[5]a[5]b[5]s[4]a[5]b[5]s[4]a[2]b[5]s[4]a[5]b[5]s[4];感谢阅读s[5]a[5]b[5]s[4]a[5]b[5]s[4]a[5]b[5];谢谢阅读_0[6]a[6]b[6]s[5]a[6]b[6]s[5]a[6]b[6]s[5]a[6]b[6]s[5];感谢阅读s[6]a[6]b[6]s[5]a[6]b[6]s[5]a[6]b[6];精品文档放心下载_0[7]a[7]b[7]s[6]a[7]b[7]s[6]a[7]b[7]s[6]a[7]b[7]s[6];谢谢阅读signa[7]b[7]s[6]a[7]b[7]s[6]a[7]b[7];谢谢阅读if(c_o[7])beginsign0;{c_o[7],~(c_o[6:0]1)}end谢谢阅读elsecc_o[7:0]四．Verilog代码描述modulebumaqi(**input[6:0]value,Inputsign,output[7:0]comp);reg[7:0]comp;always@(sign)if(sign==1)comp={sign,~value[6:0]+1};谢谢阅读Elsecomp={sign,value[6:0]};endmodulemodulefulladd_2(inputa,inputb,inputx,outputs,outputc);wires1,c1,c2;**xorxor1(s1,a,b);xorxor2(s,s1,x);andand1(c1,a,b);andand2(c2,s1,x);oror1(c,c1,c2);endmodulemodulefulljia(input[7:0]a,input[7:0]b,output[7:0]s,outputc);wire[6:0]c_mid;full2fu1(.a(a[0]),.b(b[0]),.x(0),.c(c_mid[0]),.s(s[0]));感谢阅读full2fu2(.a(a[1]),.b(b[1]),.x(c_mid[0]),.c(c_mid[1]),.s(s[1]));谢谢阅读full2fu3(.a(a[2]),.b(b[2]),.x(c_mid[1]),.c(c_mid[2]),.s(s[2]));精品文档放心下载full2fu4(.a(a[3]),.b(b[3]),.x(c_mid[2]),.c(c_mid[3]),.s(s[3]));感谢阅读full2fu5(.a(a[4]),.b(b[4]),.x(c_mid[3]),.c(c_mid[4]),.s(s[4]));谢谢阅读full2fu6(.a(a[5]),.b(b[5]),.x(c_mid[4]),.c(c_mid[5]),.s(s[5]));感谢阅读full2fu7(.a(a[6]),.b(b[6]),.x(c_mid[5]),.c(c_mid[6]),.s(s[6]));感谢阅读**full2fu8(.a(a[7]),.b(b[7]),.x(c_mid[6]),.c(c),.s(s[7]));谢谢阅读endmodulemodulejiajian(input[7:0]a,input[7:0]b,output[7:0]c,outputsign);wire[7:0]a_o;wire[7:0]b_o;wire[7:0]c_o;bumaqibu1(a[6:0],a[7],a_o[7:0]);谢谢阅读bumaqibu2(b[6:0],b[7],b_o[7:0]);谢谢阅读fulljiafu(a_o[7:0],b_o[7:0],c_o[7:0],sign);感谢阅读reg[7:0]c;always@(c_o[7])if(c_o[7])c={c_o[7],~(c_o[6:0]-1)};elsec=c_o[7:0];if(c_o[7])**sign=0;endmodule五．电路图cc1c2c3c4c5c760a0f(x...x)A_o0a1n补码a21补器码AA__o2o1a器A_o3x3a4A_o4a5A_o56A_o6a7A_o7b_ob0f(x...x)0b1nb_ob1b_o1b2b_o2b3b_o3b54补码b_o54b器b_ob67b_o76六．结果检验输入a为2，b为3，led灯显示正5.感谢阅读

**c_o cf(x01...xn) 0c_oc_o1逆补c_o2码器c_o3c_o4c_o56c_o7谢谢阅读sign输入a为2，b为负3，led灯显示负1.谢谢阅读**学生学号 0121410870432 实验成绩学生实验报告书实验课程名称开课学院指导教师姓名学生姓名

逻辑与计算机设计基础计算机科学与技术学院肖敏付天纯学生专业班级 物联网1403**2015 -- 2016 学年 第 一 学期计数器的设计与实现【实验要求】：（1） 利用D触发器设计并实现二进制计数器，要求实现216-1的计数；感谢阅读（2） 利用D触发器设计并实现十进制计数器（BCD码），要求实现105-1的计数；谢谢阅读（3） 利用D触发器设计并实现3位纽环计数器。感谢阅读【实验目的】掌握二进制和十进制计数器的设计与实现；掌握二进制和十进制计数器的集成；掌握纽环计数器的实现。【实验环境】Basys3FPGA开发板，69套。Vivado2014集成开发环境。Verilog编程语言。【实验原理】【实验步骤】包括：功能描述，真值表，逻辑方程，电路图，Verilog代码实现（硬件映精品文档放心下载射代码），实验结果或者仿真结果**1）二进制计数器0~22实现Q1nQ0nQ1n+1Q0n+10001011010111100Q1n+1=Q1nQ0nQn1Qn0 0C=Q1nQ0nd1 q1DSETQCQCLRD1d0DSETq0QQCLRD0

C0001十进制计数器(1)十进制计数器0-9Q3n Q2n Q1n Q0n Q3n+Q2n+Q1n+Q0n+ C感谢阅读1 1 1 1**000000010001001000100011001101000100010101010110011001110111100010001001100100001Qn1QnQnQnQnQnQn谢谢阅读3 2 1 0 3 1 0Qn1QnQnQnQnQnQnQn精品文档放心下载2 2 1 2 0 2 1 0Qn1QnQnQnQnQnQn1310310Qn1Qn0 0**DSETQ0CLR

Q DSETQ1QCLR

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QQVerilog代码实现modulejishuqi_60(inputclk,inputrst,outputreg[7:0]q);second_clksecond(clk,clk_1);精品文档放心下载wire[3:0]m;wirec;reg[3:0]n=4'b0000;**jishuqi_10jishuqi2(clk_1,rst,m,c);谢谢阅读always@(posedgeclk_1)beginif(c==1)case(n)4'b0000:n<=4'b0001;4'b0001:n<=4'b0010;4'b0010:n<=4'b0011;4'b0011:n<=4'b0100;4'b0100:n<=4'b0101;4'b0101:n<=4'b0110;4'b0110:n<=4'b0111;4'b0111:n<=4'b1000;4'b1000:n<=4'b1001;endcaseq<={n[3:0],m[3:0]};endendmodulemodulejishuqi_10(inputclk_1,inputrst,**outputreg[3:0]q,outputregc);always@(posedgeclk_1orposedgerst)精品文档放心下载beginif(rst==1)q<=4'b0000;case(q)4'b0000:q<=4'b0001;4'b0001:q<=4'b0010;4'b0010:q<=4'b0011;4'b0011:q<=4'b0100;4'b0100:q<=4'b0101;4'b0101:q<=4'b0110;4'b0110:q<=4'b0111;4'b0111:q<=4'b1000;4'b1000:beginq<=4'b1001;c<=1;end4'b1001:beginq<=4'b0000;c<=0;**endendcaseendendmodulemodulesecond_clk(inputclk,outputregsecond_clk);reg[27:0]count=0;parameterM=2;always@(posedgeclk)beginsecond_clk=0;count<=count+1;if(count==M)second_clk<=1;谢谢阅读if(count==2*M)beginsecond_clk<=0;count<=0;endend**endmodule结果仿真学生学号 0121410870432 实验成绩**学生实验报告书实验课程名称开课学院指导教师姓名学生姓名学生专业班级

逻辑与计算机设计基础计算机科学与技术学院肖敏付天纯物联网14032015 -- 2016 学年 第 一 学期**计时器的设计与实现【实验要求】：根据计数器原理等设计并实现一个数字计时器，能够计秒、分、小时，在控制电路的作用下具感谢阅读有开机清零、复位清零等功能。并能够通过七段数码管显示时钟的秒和分。谢谢阅读【实验目的】掌握一些特殊进制（60进制、24进制）计数器的设计与实现；谢谢阅读掌握由basys3提供的100MHZ系统主时钟生成1HZ时钟的方法；感谢阅读掌握数字计时器的实现方法：描述由1HZ的时钟驱动，秒钟60进1，分钟60进1，时针24进1；精品文档放心下载掌握将计时器显示在七段数码管上。【实验环境】Basys3FPGA开发板，69套。Vivado2014集成开发环境。Verilog编程语言。【实验原理】【实验步骤】实验思路：在上一次实验计数器的基础上进行以秒计数，再将一秒划分成两百份，让七段管以精品文档放心下载五十为刷新率刷新数据。Verilog代码实现moduleshi(**inputclk,inputrst,outputreg[3:0]an,outputreg[6:0]b);wire[6:0]n;wire[6:0]m;wire[6:0]p;wire[6:0]q;wirec1,c2,c3,c4;wireclk_1,clk_2;regrst_clk;jishuqi_3600jishuqi1(clk,rst,q,c4);谢谢阅读jishuqi_600jishuqi1(clk,rst,p,c3);谢谢阅读jishuqi_60jishuqi1(clk,rst,n,c2);谢谢阅读jishuqi_10jishuqi2(clk,rst,m,c1);精品文档放心下载third_clkthird2(clk,clk_2);感谢阅读always@(posedgeclk_2orposedgerst)感谢阅读beginrst_clk<=rst;if(rst_clk)an<=4'b0111;case(an)**4'b0111:beginan<=4'b1110;b<=m;end精品文档放心下载4'b1110:beginan<=4'b1101;b<=n;end精品文档放心下载4'b1101:beginan<=4'b1011;b<=p;end精品文档放心下载4'b1011:beginan<=4'b0111;b<=q;end精品文档放心下载endcaseendendmodulemodulejishuqi_3600(inputclk,inputrst,outputreg[6:0]q,outputregc);second_clksecond(clk,clk_1);谢谢阅读wire[6:0]m;wirec1;jishuqi_600jishuqi4(clk,rst,m,c1);精品文档放心下载always@(posedgeclk_1orposedgerst)谢谢阅读beginbeginif(rst==1)q<=7'b0000_001;**endif(c1==1)case(q)7'b0000_001:q<=7'b1001_111;精品文档放心下载7'b1001_111:q<=7'b0010_010;精品文档放心下载7'b0010_010:q<=7'b0000_110;感谢阅读7'b0000_110:q<=7'b1001_100;谢谢阅读7'b1001_100:q<=7'b0100_100;感谢阅读7'b0100_100:beginq<=7'b0100_000;c<=1;end7'b0100_000:beginq<=7'b0000_001;c<=0;endendcaseendendmodulemodulejishuqi_600(inputclk,inputrst,**outputreg[6:0]q,outputregc);second_clksecond(clk,clk_1);精品文档放心下载wire[6:0]m;wirec1;jishuqi_60jishuqi3(clk,rst,m,c1);谢谢阅读always@(posedgeclk_1orposedgerst)感谢阅读beginbeginif(rst==1)q<=7'b0000_001;endif(c1==1)case(q)7'b0000_001:q<=7'b1001_111;谢谢阅读7'b1001_111:q<=7'b0010_010;谢谢阅读7'b0010_010:q<=7'b0000_110;精品文档放心下载7'b0000_110:q<=7'b1001_100;谢谢阅读7'b1001_100:q<=7'b0100_100;精品文档放心下载7'b0100_100:q<=7'b1000_000;谢谢阅读7'b1000_000:q<=7'b0001_111;感谢阅读7'b0001_111:q<=7'b0000_000;感谢阅读**7'b0000_000:beginq<=7'b0001_100;c<=1;end7'b0001_100:beginq<=7'b0000_001;c<=0;endendcaseendendmodulemodulejishuqi_60(inputclk,inputrst,outputreg[6:0]q,outputregc);second_clksecond(clk,clk_1);精品文档放心下载wire[6:0]m;wirec1;jishuqi_10jishuqi2(clk,rst,m,c1);精品文档放心下载**always@(posedgeclk_1orposedgerst)谢谢阅读beginbeginif(rst==1)q<=7'b0000_001;endif(c1==1)case(q)7'b0000_001:q<=7'b1001_111;谢谢阅读7'b1001_111:q<=7'b0010_010;谢谢阅读7'b0010_010:q<=7'b0000_110;感谢阅读7'b0000_110:q<=7'b1001_100;感谢阅读7'b1001_100:q<=7'b0100_100;精品文档放心下载7'b0100_100:beginq<=7'b0100_000;c<=1;end7'b0100_000:beginq<=7'b0000_001;c<=0;endendcaseend**endmodulemodulejishuqi_10(inputclk,inputrst,outputreg[6:0]q,outputregc);second_clksecond(clk,clk_1);精品文档放心下载always@(posedgeclk_1orposedgerst)谢谢阅读beginif(rst==1)q<=7'b0000_001;case(q)7'b0000_001:q<=7'b1001_111;谢谢阅读7'b1001_111:q<=7'b0010_010;谢谢阅读7'b0010_010:q<=7'b0000_110;精品文档放心下载7'b0000_110:q<=7'b1001_100;感谢阅读7'b1001_100:q<=7'b0100_100;谢谢阅读7'b0100_100:q<=7'b0100_000;谢谢阅读7'b0100_000:q<=7'b0001_111;精品文档放心下载7'b0001_111:q<=7'b0000_000;精品文档放心下载**7'b0000_000:beginq<=7'b0001_100;c<=1;end7'b0001_100:beginq<=7'b0000_001;c<=0;endendcaseendendmodulemodulesecond_clk(inputclk,outputregsecond_clk);reg[27:0]count=0;parameterM=4;always@(posedgeclk)begin**second_clk=0;count<=count+1;if(count==M)second_clk<=1;精品文档放心下载if(count==2*M)beginsecond_clk<=0;count<=0;endendendmodulemodulethird_clk(inputclk,outputregsecond_clk);reg[27:0]count=0;parameterM=50000000;always@(posedgeclk)beginsecond_clk=0;count<=count+1;if(count==M)second_clk<=1;精品文档放心下载if(count==2*M)**beginsecond_clk<=0;count<=0;endendendmodule仿真代码moduletest_shi();regclk,rst;wire[3:0]a;wire[6:0]b;wire[6:0]n;wire[6:0]m;wirec1,c2;shishi1(clk,rst,a,b);jishuqi_60jishuqi1(clk,rst,n,c1);谢谢阅读jishuqi_10jishuqi2(clk,rst,m,c2);感谢阅读initialbeginclk=0;rst=1;end**always#1clk=~clk;always#1rst=0;endmodule仿真结果**学生学号 0121410870210 实验成绩**学生实验报告书实验课程名称开课学院指导教师姓名学生姓名学生专业班级

逻辑与计算机设计基础计算机科学与技