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文档简介

基于FPGA的高速数字隔离型串行ADC片的高速串行隔离型ADC。该数字隔离型ADC频带宽，延时小，稳定性高并且电路结构简单。利用FPGA如图(1)所示为基于RCFPGA回到FPAG。通过这个高速隔离型ADC，即图(1)中虚线框中的部分，实时采样跟踪电压波形，根据特定的跟踪控制算法产生相应的SPWM10KHz,10％，按照香农定理ADC时，采用串行ADCI／O路结构简单可靠性高。隔离芯片采用ISO721D，其传输带宽可达150MHz。本论文主要研究高速隔离型ADC的实现方案，即图(1)中虚线框内的部分。此部分原理示意图如图(2)所示。图中由FPGAClk1和Sta1。Clk1ClkADCMax107224MHz。Sta1经过隔离芯片输出信号Sta作为ADC的启动控制信号其频率为FPGAB的下降沿启动ADC，t0～t1ADCClk生数字量的下一位，在每个DclkLSBS1S03Clk，再进行下一图(4)为利用FPGAADC的软核原理描述图。FPGA24MHzClk,信号经过隔离芯片即为图(3)中的信号A，此信号直接输出作为Max1072Clk1B。Sta13Clk113Clk1。所以Sta11.5MHz，12.5％。由Sta113存器将串行数据转换成为并行数据锁存在输出端供FPAG如图(5)所示，为FPGAMax1072的时序实验波形图参考基准电压为2.5V。图中信号Sta，Clk，Dclk分别对应图(3)中信号A，B，D。从实验结果可图(6)为隔离前后两路信号的比较情况。波形S为输入模拟信号，频率为DAC(6)中波形P。可见数字隔离型ADC通过实验验证了本文设计的

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