6 计数器与序列检测器仿真实验报告

PAGEPAGE4实验六计数器与序列检测器的仿真一、实验内容1．用VHDL语言设计一个按余3码顺序计数的计数器，并进行仿真与分析；2．用VHDL语言设计一个“1101001”位串的序列检测器，并仿真与分析。二、实验要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。2．预习报告内容有:用VHDL语言编写余3码计数器程序；用VHDL语言编写“1101001”序列检测器程序。3．在文本编辑区使用VHDL硬件描述语言设计逻辑电路，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最后在实验箱上进行下载验证。4．实验结束前，由指导老师检查了仿真波形和实验箱上的实验结果后方可离开。三、电路功能介绍1、计数器计数器：一般来说，在状态图中包含有一个循环（见下图）的任何时钟时序电路都可称为计数器。计数器的模是指在循环中的状态个数。一个有m个状态的计数器称为模m计数器，有时也称为m分频计数器。如果一个计数器的模不是2的幂，就会有多余状态，在正常工作时是不用这些状态的。最常用的计数器可能就是n位二进制计数器。这样的计数器有n个触发器及2n种状态，这些状态的循环顺序是0,1,2,...,2n-1,0,1,...。其中，每一种状态都被编码成对应的n位二进制整数。行波计数器：当某一位由1变到0，这一位就会向高位产生一个进位，由低位到高位，每次传送一位，如T触发器。同步计数器：所有的触发器都共用一个CLK信号，在经过仅仅tTQ纳秒的延迟后，所有的触发器的输出都同时变化，它包括两种结构：同步串行计数器和同步并行计数器。1．同步串行计数器：采用一个主计数使能信号CNTEN来实现控制。每一个T触发器要发生翻转的充要条件是CNTEN信号有效且所有的低阶计数位都为1，同步n位二进制计数器的每一位都可以用一定数量的逻辑元件来实现，它的缺点是组合型的使能信号由最低位到最高位串行传送，如果时钟周期太短的话，计数器LSB（最低位）的变化可能来不及传送到MSB（最高位）。2．同步并行计数器：每一个EN输入都用一个专门的与门来驱动，这样，CNTEN信号到达各个触发器的EN输入端只需要经过一级逻辑电路，它是最快的二进制计数器的结构形式。 2．序列检测器应用状态机的概念设计一个序列检测器，以“1110010”序列检测器的设计为例。该序列检测器收到一组串行码（1110010）后输出检测标志为‘1’，否则为‘0’。

计数器VHDL语言实现libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycountisport(clk,clr,en:instd_logic;a:outstd_logic_vector(3downto0);cout:outstd_logic);endcount;architecturebhvofcountissignalb:std_logic_vector(3downto0);beginprocess(clk,clr,en,b)beginif(clr='1')thenb<="0011";elsif(clk'eventandclk='1')thenif(en='1')thenif(b<"1100")thenb<=b+1;elseb<="0011";endif;endif;endif;if(b="1100")thencout<='1';elsecout<='0';endif;a<=b;endprocess;endbhv;波形仿真逻辑图二、序列检测器1.VHDL实现libraryieee;useieee.std_logic_1164.all;entityxulieisport(clk,rst,d:instd_logic;z:outstd_logic);endxulie;architecturebhvofxulieistypestate_typeis(s0,s1,s2,s3,s4,s5,s6);--状态定义signalstate:state_type;--状态寄存器beginprocess(clk,rst)--次态设置beginifrst='1'thenstate<=s0;--异步重启elsif(clk'eventandclk='1')thencasestateis--根据d判断状态转移whens0=>ifd='1'thenstate<=s1;elsestate<=s0;endif;whens1=>ifd='1'thenstate<=s2;elsestate<=s0;endif;whens2=>ifd='0'thenstate<=s3;elsestate<=s2;endif;whens3=>ifd='1'thenstate<=s4;elsestate<=s0;endif;whens4=>ifd='0'thenstate<=s5;elsestate<=s2;endif;whens5=>ifd='0'thenstate<=s6;elsestate<=s1;endif;whens6=>ifd='1'thenstate<=s0;elsestate<=s0;endif;endcase;endif;endprocess;--输出设置process(state,d)begincasestateiswhens6=>ifd='1'thenz<='1';--1101001检测成功elsez<='0';endif;whenothers=>z<='0';endcase;endprocess;endbhv;2.仿真3.逻辑图4.序列检测器的Mealy机状态表：现态（present_state）次态/输出（next_state/cout）cin=0 cin=1S0S0/0S1/0S1S0/0S2/0S2S0/0S3/0S3