基本逻辑门及其应用

2023/10/151二、基本逻辑门及其应用2.1数字电路概述2.2分立元件门电路2.3集成门电路2.4组合逻辑电路应用2.5时序逻辑电路应用2023/10/1522.1数字电路概述2.1.1数字信号与数字电路模拟信号：在时间上和数值上连续的信号。数字信号：在时间上和数值上不连续的（即离散的）信号。uu模拟信号波形数字信号波形tt对模拟信号进行传输、处理的电子线路称为模拟电路。对数字信号进行传输、处理的电子线路称为数字电路。2023/10/153（1）工作信号是二进制的数字信号，在时间上和数值上是离散的（不连续），反映在电路上就是低电平和高电平两种状态（即0和1两个逻辑值）。（2）在数字电路中，研究的主要问题是电路的逻辑功能，即输入信号的状态和输出信号的状态之间的逻辑关系。（3）对组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分0和1两种状态即可。数字电路的特点2023/10/154（1）进位制：表示数时，仅用一位数码往往不够用，必须用进位计数的方法组成多位数码。多位数码每一位的构成以及从低位到高位的进位规则称为进位计数制，简称进位制。2.1.2数制及其转换（2）基数：进位制的基数，就是在该进位制中可能用到的数码个数。（3）位权（位的权数）：在某一进位制的数中，每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数。权数是一个幂。一、数制2023/10/155数码为：0～9；基数是10。运算规律：逢十进一，即：9＋1＝10。十进制数的权展开式：1、十进制５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５103、102、101、100称为十进制的权。各数位的权是10的幂。同样的数码在不同的数位上代表的数值不同。＋任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称权展开式。即：(5555)10＝5×103

＋5×102＋5×101＋5×100又如：(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－22023/10/1562、二进制数码为：0、1；基数是2。运算规律：逢二进一，即：1＋1＝10。二进制数的权展开式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10加法规则：0+0=0，0+1=1，1+0=1，1+1=10乘法规则：0.0=0，0.1=0，1.0=0，1.1=1运算规则各数位的权是２的幂二进制数只有0和1两个数码，它的每一位都可以用电子元件来实现，且运算规则简单，相应的运算电路也容易实现。2023/10/1573、十六进制数码为：0～9、A～F；基数是16。运算规律：逢十六进一，即：F＋1＝10。十六进制数的权展开式：如：(D8.A)2＝13×161

＋8×160＋10×16－1＝(216.625)10各数位的权是16的幂二、数制转换1、二进制数与十六进制数的相互转换111010100.0110000＝(1D4.6)16=101011110100.01110110(AF4.76)16

二进制数与十六进制数的相互转换，按照每4位二进制数对应于一位十六进制数进行转换。2023/10/158十进制整数转换为二进制采用除基取余法，先得到的余数为低位，后得到的余数为高位。所以：(44)10＝(101100)22、十进制数转换为二进制数2023/10/1592023/10/1510

用一定位数的二进制数来表示十进制数码、字母、符号等信息称为编码。

用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。

数字系统只能识别0和1，怎样才能表示更多的数码、符号、字母呢？用编码可以解决此问题。

二-十进制代码：用4位二进制数b3b2b1b0来表示十进制数中的0~9十个数码。简称BCD码。2421码的权值依次为2、4、2、1；余3码由8421码加0011得到；格雷码是一种循环码，其特点是任何相邻的两个码字，仅有一位代码不同，其它位相同。

用四位自然二进制码中的前十个码字来表示十进制数码，因各位的权值依次为8、4、2、1，故称8421码。2.1.3编码2023/10/15112023/10/15122.2分立元件门电路获得高、低电平的基本方法：利用半导体开关元件的导通、截止（即开、关）两种工作状态。逻辑0和1：电子电路中用高、低电平来表示。逻辑门电路：用以实现基本和常用逻辑运算的电子电路。简称门电路。基本和常用门电路有与门、或门、非门（反相器）、与非门、或非门、与或非门和异或门等。2023/10/15132.2.1基本逻辑关系及其门电路1、与逻辑和与门电路当决定某事件的全部条件同时具备时，结果才会发生，这种因果关系叫做与逻辑。实现与逻辑关系的电路称为与门。2023/10/1514F=AB与门的逻辑功能可概括为：输入有0，输出为0；输入全1，输出为1。2023/10/1515F=AB逻辑与（逻辑乘）的运算规则为：与门的输入端可以有多个。下图为一个三输入与门电路的输入信号A、B、C和输出信号F的波形图。2023/10/15162、或逻辑和或门电路在决定某事件的条件中，只要任一条件具备，事件就会发生，这种因果关系叫做或逻辑。实现或逻辑关系的电路称为或门。2023/10/1517F=A+B或门的逻辑功能可概括为：输入有1，输出为1；输入全0，输出为0。2023/10/1518F=A+B逻辑或（逻辑加）的运算规则为：或门的输入端也可以有多个。下图为一个三输入或门电路的输入信号A、B、C和输出信号F的波形图。2023/10/15193、非逻辑和非门电路决定某事件的条件只有一个，当条件出现时事件不发生，而条件不出现时，事件发生，这种因果关系叫做非逻辑。实现非逻辑关系的电路称为非门，也称反相器。输入A为高电平1(3V)时，三极管饱和导通，输出F为低电平0（0V)；输入A为低电平0(0V)时，三极管截止，输出F为高电平1（3V)。逻辑非（逻辑反）的运算规则为：2023/10/15204、复合门电路将与门、或门、非门组合起来，可以构成多种复合门电路。由与门和非门构成与非门。（1）与非门与非门的逻辑功能可概括为：输入有0，输出为1；输入全1，输出为0。2023/10/1521由或门和非门构成或非门。（2）或非门或非门的逻辑功能可概括为：输入有1，输出为0；输入全0，输出为1。2023/10/1522由与门、或门和非门构成与或非门。（3）与或非门2023/10/15232.3.1TTL门电路2.3集成门电路1、TTL与非门2023/10/1524①输入信号不全为1：如uA=0.3V，uB=3.6V3.6V0.3V1V则uB1=0.3+0.7=1V，V2、V5截止，V3、V4导通忽略iB3，输出端的电位为：输出F为高电平1。uF≈5―0.7―0.7＝3.6V2023/10/15253.6V3.6V②输入信号全为1：如uA=uB=3.6V2.1V则uB1=2.1V，V2、V5导通，V3、V4截止输出端的电位为：uF=UCES＝0.3V输出F为低电平0。2023/10/1526功能表真值表逻辑表达式：输入有0，输出为1；输入全1，输出为0。2023/10/1527内含4个两输入端的与非门，电源线及地线公用。内含两个4输入端的与非门，电源线及地线公用。2023/10/15282、TTL三态门①E＝0时，二极管VD导通，三极管V1基极和V2基极均被钳制在低电平，因而V2～V5均截止，输出端开路，电路处于高阻状态。结论：电路的输出有高阻态、高电平和低电平3种状态。②E＝1时，二极管D截止，三态门的输出状态完全取决于输入信号A的状态，电路输出与输入的逻辑关系和一般反相器相同，即：F=A，A＝0时F＝1，为高电平；A＝1时F＝0，为低电平。2023/10/1529（1）uA＝0V时，VN截止，VP导通。输出电压uF＝VDD＝10V。（2）uA＝10V时，VN导通，VP截止。输出电压uF＝0V。2.3.2CMOS门电路1、CMOS非门2023/10/1530①A、B当中有一个或全为低电平0时，VN1、VN2中有一个或全部截止，VP1、VP2中有一个或全部导通，输出F为高电平1。②只有当输入A、B全为高电平1时，VN1和VN2才会都导通，VP1和VP2才会都截止，输出F才会为低电平0。2、CMOS与非门2023/10/1531①只要输入A、B当中有一个或全为高电平1，VP1、VP2中有一个或全部截止，VN1、VN2中有一个或全部导通，输出F为低电平0。②只有当A、B全为低电平0时，VP1和VP2才会都导通，VN1和VN2才会都截止，输出F才会为高电平1。3、CMOS或非门2023/10/1532TTL与CMOS器件参数比较参数型号最小值典型值最大值测试条件输出高电平电压VOH74LS002.73.4

VCC=5VCD40114.95

VDD=5V74HC004.4

VCC=4.5V输出低电平电压VOL74LS00

0.350.5VCC=5VCD4011

0.05VDD=5V74HC00

0.1VCC=4.5V输入高电平电压VIH74LS002

VCC=5VCD40113.5

VDD=5V74HC003.15

VCC=4.5V输入低电平电压VIL74LS00

0.8VCC=5VCD4011

1.5VDD=5V74HC00

1.35VCC=4.5V2023/10/15332.4组合逻辑电路及其应用2.4.1组合逻辑电路的分析与设计2.4.2加法器与数值比较器2.4.3编码器2.4.4译码器2.4.5数据选择器与数据分配器2023/10/1534组合逻辑电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）。2.4.1组合逻辑电路的分析与设计2023/10/15352.4.1.1组合逻辑电路的分析逻辑图逻辑表达式11最简与或表达式化简22从输入到输出逐级写出2023/10/1536最简与或表达式3真值表34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出F为1，否则输出F为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。42023/10/1537逻辑图逻辑表达式例：最简与或表达式2023/10/1538真值表用与非门实现电路的输出F只与输入A、B有关，而与输入C无关。F和A、B的逻辑关系为：A、B中只要一个为0，F=1；A、B全为1时，F=0。所以F和A、B的逻辑关系为与非运算的关系。电路的逻辑功能2023/10/1539逻辑图逻辑表达式例：最简与或表达式2023/10/1540真值表电路的逻辑功能由真值表可知，当3个输入变量A、B、C取值一致时，输出F=1，否则输出F=0。所以这个电路可以判断3个输入变量的取值是否一致，故称为判一致电路。2023/10/1541逻辑图逻辑表达式例：最简与或表达式2023/10/1542真值表电路的逻辑功能由真值表可知，当3个输入变量A、B、C表示的二进制数小于或等于2时，F1=1；当这个二进制数在4和6之间时，F2=1；而当这个二进制数等于3或等于7时F1和F2都为1。因此，这个逻辑电路可以用来判别输入的3位二进制数数值的范围。2023/10/15432.4.1.2组合逻辑电路的设计真值表电路功能描述例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为F。并设开关A、B掷向上方时为1，掷向下方时为0；灯亮时F为1，灯灭时F为0。根据逻辑要求列出真值表。1穷举法1实际电路图：2023/10/15442逻辑表达式或卡诺图最简与或表达式化简32已为最简与或表达式4逻辑变换5逻辑电路图用与非门实现用同或门实现2023/10/1545真值表电路功能描述例：用与非门设计一个交通报警控制电路。交通信号灯有红、绿、黄3种，3种灯分别单独工作或黄、绿灯同时工作时属正常情况，其他情况均属故障，出现故障时输出报警信号。设红、绿、黄灯分别用A、B、C表示，灯亮时其值为1，灯灭时其值为0；输出报警信号用F表示，灯正常工作时其值为0，灯出现故障时其值为1。根据逻辑要求列出真值表。1穷举法12023/10/15462逻辑表达式最简与或表达式化简324逻辑变换342023/10/15475逻辑电路图52023/10/1548真值表电路功能描述例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。设主裁判为变量A，副裁判分别为B和C；表示成功与否的灯为F，根据逻辑要求列出真值表。1穷举法122逻辑表达式2023/10/15493最简与或表达式化简45逻辑变换逻辑电路图3化简452023/10/1550例旅客列车按发车的优先级别依次分为特快、直快和普客3种，若有多列列车同时发出发车的请求，则只允许其中优先级别最高的列车发车。试设计一个优先发车的排队逻辑电路。真值表电路功能描述1穷举法1设输入变量为A、B、C，分别代表特快、直快和普客3种列车，有发车请求时其值为1，无发车请求时其值为0。输出发车信号分别用F1、F2、F3表示，F1=1表示允许特快列车发车，F2=1表示允许直快列车发车，F3=1表示允许普客列车发车。根据3种列车发车的优先级别，可列出该优先发车的排队逻辑电路的真值表。2023/10/15512逻辑表达式及化简22023/10/15523画逻辑图32023/10/1553例使用与非门设计一个3输入、3输出的组合逻辑电路。输出F1、F2、F3为3个工作台，由3个输入信号A、B、C控制，每个工作台必须接收到两个信号才能工作：当A、B有信号时F1工作，B、C有信号时F2工作，C、A有信号时F3工作。真值表电路功能描述1穷举法1设A、B、C有信号时其值为1，无信号时其值为0；F1、F2、F3工作时其值为1，不工作时其值为0。根据要求，可列出该问题的真值表。2023/10/15542逻辑表达式及化简22023/10/15553画逻辑图32023/10/15562.4.2加法器与数值比较器2023/10/15571、半加器2.4.2.1加法器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位2.4.2加法器与数值比较器2023/10/15582、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。2023/10/1559全加器的逻辑图和逻辑符号2023/10/1560实现多位二进制数相加的电路称为加法器。串行进位加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。为了提高运算速度，在逻辑设计上采用超前进位的方法，即每一位的进位根据各位的输入同时预先形成，而不需要等到低位的进位送来后才形成，这种结构的多位数加法器称为超前进位加法器。2023/10/15612.4.2.2数值比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器。设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。1位数值比较器2023/10/1562逻辑表达式逻辑图2023/10/15632.4.3.1二进制编码器实现编码操作的电路称为编码器。3位二进制编码器输入8个互斥的信号输出3位二进制代码真值表2.4.3编码器2023/10/1564逻辑表达式逻辑图2023/10/15652023/10/1566输入10个互斥的数码输出4位二进制代码真值表2.4.3.2二－十进制编码器2023/10/1567逻辑表达式逻辑图2023/10/15682023/10/1569在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真值表2.4.3.3优先编码器2023/10/1570逻辑表达式2023/10/1571逻辑图8线-3线优先编码器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。2023/10/15722.4.4.1二进制译码器把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。2.4.4译码器2023/10/15733位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号2023/10/1574逻辑表达式逻辑图电路特点：与门组成的阵列2023/10/1575集成二进制译码器74LS1382023/10/1576输入：自然二进制码输出：低电平有效74LS138的真值表2023/10/1577例用3/8线译码器74LS138和两个与非门实现全加器。解全加器的函数表达式为：将输入变量Ai、Bi、分别对应地接到译码器的输入端A2、A1、A0，由上述逻辑表达式及74LS138的真值表可得：2023/10/1578因此得出：接线图：2023/10/1579二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。

把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。2.4.4.2二-十进制译码器2023/10/1580真值表2023/10/1581逻辑表达式逻辑图2023/10/1582数码显示器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。2.4.4.3显示译码器2023/10/15832023/10/1584b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极2023/10/1585显示译码器真值表真值表仅适用于共阴极LED2023/10/15862.4.5.1数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。2.4.5数据选择器和数据分配器4选1数据选择器2023/10/1587逻辑图2023/10/1588集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。2023/10/1589集成8选1数据选择器74LS1512023/10/15902023/10/1591例分别用8选1数据选择器74LS151和4选1数据选择器74LS153实现逻辑函数：解（1）用8选1数据选择器74LS151实现。列出函数的真值表。将输入变量A、B、C分别对应地接到8选1数据选择器74LS151的3个地址输入端A2、A1、A0。对照函数的真值表和74LS151的真值表可知，将数据输入端D0、D3、D4、D5接高电平1，D1、D2、D6、D7接低电平0即可。2023/10/1592（2）用4选1数据选择器74LS153实现。以A、B为变量列出函数的真值表。将输入变量A、B分别对应地接到74LS153的2个地址输入端A1、A0。对照函数的真值表和74LS153的真值表可知，将数据输入端D0接C、D1接C、D2接低电平0、D3接高电平1即可。2023/10/15932.4.5.2数据分配器由地址码决定将输入数据Ｄ送给哪１路输出。真值表逻辑表达式地址变量输入数据1路-4路数据分配器2023/10/1594逻辑图2023/10/15952.5时序逻辑电路应用2.5.1双稳态触发器2.5.2寄存器2.5.3计数器2.5.4555定时器2023/10/1596触发器是构成时序逻辑电路的基本逻辑部件。

它有两个稳定的状态：0状态和1状态；

在不同的输入情况下，它可以被置成0状态或1状态；

当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。2.5.1双稳态触发器2023/10/15972.5.1.1RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，1、基本RS触发器2023/10/1598工作原理10010

102023/10/159901100101

012023/10/1510001010111101

1不变102023/10/1510100110

0不定？01010111不变2023/10/15102功能表基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器原来的状态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。2023/10/15103C＝0时，触发器保持原来状态不变。C＝1时，工作情况与基本RS触发器相同。2、同步RS触发器2023/10/15104功能表在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。2023/10/15105主要特点波形图（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不定置1置0置12023/10/151063、计数式RS触发器设触发器的初始状态为0。根据同步RS触发器的逻辑功能可知，第1个时钟脉冲C到来时，因R=Q=0、S=Q=1，所以触发器状态翻转为1，即R=Q=1、S=Q=0；第2个时钟脉冲C到来时，触发器状态翻转为0，即R=Q=0、S=Q=1。由此可见，每输入一个时钟脉冲C，触发器状态翻转一次，故称为计数式RS触发器，计数式触发器常用来累计时钟脉冲C的个数。2023/10/151072.5.1.2D触发器1、同步D触发器C=0时触发器状态保持不变。C=1时，根据同步RS触发器的逻辑功能可知，如果D=0，则R=1，S=0，触发器置0；如果D=1，则R=0，S=1，触发器置1。2023/10/15108波形图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。CP=1期间有效2023/10/151092、维持阻塞D触发器（1）D=0。当C=0时，G3、G4和G6的输出均为1，G5输出为0，触发器的状态不变。当C从0上跳为1，即C=1时，G3、G5和G6的输出不变，G4输出由1变为0，使触发器置0。（2）D=1。当C=0时，G3和G4的输出为1，G6的输出为0，G5的输出为1，触发器的状态不变。当C=1时，G3的输出由1变为0，使触发器置1。2023/10/15110维持阻塞D触发器具有在时钟脉冲上升沿触发的持点，其逻辑功能为：输出端Q的状态随着输入端D的状态而变化，但总比输入端状态的变化晚一步，即某个时钟脉冲来到之后Q的状态和该脉冲来到之前D的状态一样。即有：逻辑符号波形图Qn+1=D

C上升沿时刻有效2023/10/151112.5.1.3主从JK触发器工作原理01（1）接收输入信号的过程。C=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定。但由于C=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。2023/10/1511201（2）输出信号过程当C下降沿到来时，即C由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在C=1期间接收的内容被存储起来。同时，由于C由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输出状态决定。在C=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。2023/10/15113逻辑功能分析（1）J=0、K=0。设触发器的初始状态为0，此时主触发器的R1=0、S1=0，在C=1时主触发器保持0状态不变；当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。如果触发器的初始状态为1，当C从1变0时，触发器则保持1状态不变。可见不论触发器原来的状态如何，当J=K=0时，触发器的状态均保持不变。2023/10/15114（2）J=0、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=0，在C=1时主触发器保持0状态不变；当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当J=0、K=1时，输入时钟脉冲C后，触发器的状态均为0状态。2023/10/15115（3）J=1、K=0。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发器的初始状态为1，则由于R1=0、S1=0，在C=1时主触发器状态保持1状态不变；当C从1变0时，由于从触发器的R2=0、S2=1，从触发器状态也状态保持1状态不变。可见不论触发器原来的状态如何，当J=1、K=0时，输入时钟脉冲C后，触发器的状态均为1状态。2023/10/15116（4）J=1、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，由于从触发器的R2=1、S2=0，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当J=1、K=1时，输入时钟脉冲C后，触发器的状态必定与原来的状态相反。由于每来一个时钟脉冲C触发器状态翻转一次，所以这种情况下的JK触发器具有计数功能。2023/10/15117功能表波形图2023/10/151182.5.1.4触发器逻辑功能的转换在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。2023/10/15119JK触发器→D触发器2023/10/15120JK触发器→T触发器2023/10/15121JK触发器→T＇触发器T＇触发器的逻辑功能：每来一个时钟脉冲翻转一次。D触发器→T＇触发器2023/10/15122在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。2.5.2寄存器2023/10/151232.5.2.1

数码寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入进寄存器中，即有：2023/10/151242.5.2.2移位寄存器1、4位右移移位寄存器并行输出在存数操作之前，先用RD（负脉冲）将各个触发器清零。当出现第1个移位脉冲时，待存数码的最高位和4个触发器的数码同时右移1位，即待存数码的最高位存入Q0，而寄存器原来所存数码的最高位从Q3输出；出现第2个移位脉冲时，待存数码的次高位和寄存器中的4位数码又同时右移1位。依此类推，在4个移位脉冲作用下，寄存器中的4位数码同时右移4次，待存的4位数码便可存入寄存器。2023/10/151252023/10/151262、4位左移移位寄存器并行输出2023/10/15127例电路如图所示。设电路的初始状态为Q0Q1Q2=001，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。解根据电路的接法和右移移位寄存器的逻辑功能，可列出图示电路的逻辑状态表。按照状态表即可画出Q0、Q1、Q2的波形。2023/10/15128例电路如图所示。设电路的初始状态为Q0Q1Q2=000，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。电路的状态表：电路的波形图：2023/10/151293、集成双向移位寄存器74LS1942023/10/15130由74LS194构成的能自启动的4位环形计数器波形图2023/10/151312.5.3计数器能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······2023/10/151322.5.3.1二进制计数器1、异步二进制计数器3位异步二进制加法计数器由于3个触发器都接成了T＇触发器，所以最低位触发器F0每来一个时钟脉冲的下降沿（即C由1变0）时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。2023/10/15133波形图F0每输入一个时钟脉冲翻转一次。F1在Q0由1变0时翻转。F2在Q1由1变0时翻转。二分频四分频八分频2023/10/15134从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。状态表2023/10/15135用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图F0每输入一个时钟脉冲翻转一次。F1在Q0由1变0时翻转，F2在Q1由1变0时翻转，F3在Q2由1变0时翻转。2023/10/151363位异步二进制减法计数器F0每输入一个时钟脉冲翻转一次，F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。2023/10/151372、同步二进制计数器3个JK触发器都接成T触发器2023/10/15138F0每输入一个时钟脉冲翻转一次F1在Q0=1时，在下一个C触发沿到来时翻转。F2在Q0=Q1=1时，在下一个C触发沿到来时翻转。2023/10/151392.5.3.2十进制计数器选用4个C下降沿触发的JK触发器F0、F1、F2、F3。1、同步十进制加法计数器F0：每来一个计数脉冲C翻转一次，。F2：在Q0

和Q1都为1时，再来一个计数脉冲才翻转，。F3：在Q0、Q1和Q2都为1时，再来一个计数脉冲C才翻转，但在第10个脉冲到来时Q3应由1变为0，F1：在Q0为1时，再来一个计数脉冲C才翻转，但在Q3为1时不得翻转，、。2023/10/15140驱动方程：2023/10/151412、异步十进制加法计数器2023/10/151422.5.3.3N进制计数器1、由触发器构成N进制计数器由触发器组成的N进制计数器的一般分析方法是：对于同步计数器，由于计数脉冲同时接到每个触发器的时钟输入端，因而触发器的状态是否翻转只需由其驱动方程判断。而异步计数器中各触发器的触发脉冲不尽相同，所以触发器的状态是否翻转除了考虑其驱动方程外，还必须考虑其时钟输入端的触发脉冲是否出现。2023/10/15143例：分析图示计数器为几进制计数器。2023/10/15144列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在计数脉冲C触发下各触发器的状态。在第1个计数脉冲C触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个计数脉冲C时，计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。2023/10/15145例：分析图示计数器为几进制计数器。2023/10/15146列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。2023/10/151472、由集成计数器构成N进制计数器4位集成同步二进制加法计数器74LS161①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按4位自然二进制码同步计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。2023/10/15148用集成计数器构成N进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。用74LS161构成十二进制计数器将状态1100反馈到清零端归零将状态1011反馈到清零端归零2023/10/15149用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个计数脉冲C

，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，随后变为初始状态0000。2023/10/15150高位片计数到3（0011）时，低位片所计数为16×3=48，之后低位片继续计数到12（1100），与非门输出0，将两片计数器同时清零。16×16=256用74LS161构成256进制和60进制计数器2023/10/15151用74LS161构成8421