逻辑实验多功能电子钟实现

数字逻辑实验——多功能电子钟实现一、电子钟功能设计：(1)基本计时功能；(2)整点报时功能；(3)时间校对；(4)闹钟功能；(5)秒表功能。实验目的：掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；初步掌握quartus设计数字逻辑电路的方法，包括设计输入、编译、软件仿真、下载和硬件仿真等全过程。设计思想及说明：(1)基本计时功能： 要单纯实现上述电子钟的功能是很简单的，只需要做两个六十进制计数器和一个十二进制计数器就行了，三个计数器都有CLK时钟输入端和CLR置零端，进位输出以及2组4位BCD码数字输出，将输出的共6组BCD码连接到数码管输出显示。如此即可实现基本的计时功能。(2)整点报时： 整点报时可以由2中方法实现，一是将计时中分钟向时钟的进位作为信号启动整点报时，也可以将时间输出的分、秒信号输入或非门，这样当且仅当时间为0分0秒是或非门输出为1，并且高电平信号仅持续1秒，比前者较好。 此外，整点报时还设计了在报时时，同时用闪灯次数显示当前时刻。这主要由减一计数器实现。(3)时间校对功能： 时钟设置了启动和停止状态，当启动停止状态，阻断CLK信号及计数器间进位信号，电子表暂停。用外部输入脉冲替代时钟脉冲让计数器变化，所以可以用修改时分秒的3个输入将脉冲信号送给时分秒的3组计时器。这样，外部手动操作就可以让计数器计数从而达到修改时间的目的。(4)闹钟功能： 设置闹钟部分，由于闹钟设置只精确到分，所以可以用一个60进制计数器和12进制计数器相搭配，以两个输入来设置闹钟，这样闹钟的时间就保存在了两个计数器中。 闹钟响应部分，将时钟的时分与闹钟计数器保存的时分比较，相等时则输出高电平，表示闹铃时间到了。在将此高电平信号与clk信号想与，即可得到为时一分钟的脉冲信号，控制喇叭发。 考虑到闹钟响起时可以按键以终止闹铃，因而将上述闹铃高电平锁存到D触发器中，而将终止闹铃的按键信号送入D锁存器的CLR端置零，以实现终止铃声。(5)秒表功能： 由于秒表是用来计量精确时间的，其最小时间单位是0.01秒，而不是秒，因为无法使用1Hz的时钟脉冲信号。而实验仪器上不提供100Hz的脉冲信号，因而0.01秒只能通过其他时钟脉冲转换。实验平台上提供的1024Hz很接近100的十倍，只需要将1024Hz中均匀的剔除24个脉冲即可近似实现。每0.04秒剔除一个脉冲，1秒内即剔除25个，当时间为0.00秒时不进行剔除，这样基本就实现了1000Hz的近似处理，再将脉冲信号送入十进制计数器，则计数器每个循环产生0.01s，将此信号送入两个10进制计数器，计数获得0.01s的计数，再连结两个60进制计数器记录秒和分钟，从而实现秒表计数。 秒表的控制有两个键，一个键作为启动/暂停键，连接T触发器，用T触发器的高低电平来控制1024HzCLk信号的通断，实现秒表的启动/暂停，另一个键时清零键，与各计数器的置零端相连，用来清空计数器(因而计数器选择为强制置零的74161)；二、模块设计设计模块输入输出模块时钟系统需要外部输入信号以控制，输出信号以显示。控制模块由于上述功能并不能同时启动，需要控制模块来控制启动哪个功能模块。输出控制模块时钟显示、闹钟显示以及秒表的时间数字输出相互间时是独立的，而数码管又数量有限，无法独立显示，只能将3路输出总线用三态门控制连到输出总线上，实现某一路的独立显示。计时模块及时间校对模块两模块都是当前时间数据，因而放在一起，方便计时及校对。整点报时模块输入时间信号，整点输出高电平及脉冲信号。闹钟设置模块计数器相连，用于调整、保存闹钟时间。闹钟响应模块比较当前时间和闹钟时间，输出铃响脉冲秒表计时模块由2键控制，输出分秒、1/100秒的计时时间。输入模块模块框图输入模块 控制模块输入通道控制模块输入通道秒表功能秒表功能计时及时间校对模块闹钟设置闹钟设置闹钟响应闹钟响应整点报时整点报时输出数据输出数据总线控制数码管显示数据数码管显示数据三、实际电路分析模式控制1.顶层模块模式控制输出控制输出控制闹钟响应输入输出秒表计时闹钟设置时钟及校对整点报时闹钟响应输入输出秒表计时闹钟设置时钟及校对整点报时顶层各模块简析输入输出输出及引脚定义输入及引脚定义输出及引脚定义输入及引脚定义模式控制4进制计数器配合2_4译码，对输入脉冲计数并选择相应模式。2_4译码4进制计数器2_4译码4进制计数器由T触发器搭建的异步4进制计数器：4_Counter输出控制用总线三态门控制，以当前模式作为输出控制开关：计时、校对将时钟基本计时、设置电路制成模块，信号输入输出：由60、12进制计数器搭建的时钟基本计时、设置电路：STOP经由三态门控制计时进行或停止及时间校对输入STOP经由三态门控制计时进行或停止及时间校对输入由74161为主搭建的60进制计数器60_Counter：由74161和一个T触发器搭建的12进制计数器:12_Counter在基本计时、校对电路中可以看到两个60进制计数器后进位信号都经由UP_WAVE器件传给下一计数器。UP_WAVE是我设计用来将上升的高电平变为脉冲信号用的。因为脉冲信号经过60进制计数器后高电平会持续相当长时间，而计数器识别有效地只是脉冲上升沿。因而用该电路将脉冲信号在上升端缩短，预防由过长高电平引起的一些错误。UP_WAVE状态图：INQQn+1000010110101Qn+1=IN*当且仅当IN此时为1而上个时钟为0时输出1输出整点信号整点报时输出整点信号输出点数脉冲加载此时点数计时部分分输出点数脉冲加载此时点数计时部分分信号计时部分秒信号上述电路中NUM_WAVE在LDN端高电平且CLR上升沿时加载ABCD，输出与CLK同步，(DCBA)（二进制）个脉冲。下图是其电路，主要由减一计数器实现。NUM_WAVE闹钟设置闹钟设置由60、12进制计数器为主构建。Mode[2]做为控制输入。给无关的信号赋值给无关的信号赋值闹钟响应闹钟响应由两个部分：比较、输出控制。比较部分是用异或门等搭建的相等比较器，而控制部分则是由D锁存器等构成：CLOCKSQQn+100d001d010d111d0当CLOCK上升为1时锁存入Q，而S脉冲输入由清零，可实现当时间到时铃响，按S键铃灭。由8个异或门和一个或非门构建的相等比较EQAL_CMP用1024Hz脉冲产生0.01s计数，每秒进位秒表计时用1024Hz脉冲产生0.01s计数，每秒进位控制秒表的开始暂停清空秒表计数控制秒表的开始暂停清空秒表计数3个10进制计数器开始暂停部分用T触发器来控制，每按一次S键，T触发器状态转换，由此控制1024HzCLK的信号输入开关通断。3个10进制计数器用1024HzCLK实现0.01S计数电路：SEC_CLOCK剔除1024Hz中的24Hz部分剔除1024Hz中的24Hz部分剔除多余脉冲的电路：输入后面计数器的数据，当且仅当全0-时会阻断4进制计数器产生的脉冲当下方电路输出0信号时D锁存器置零，进过郁闷，脉冲被剔除，而CLK信号过来后使次态为1，下一刻起脉冲回复正常对0.01s计数，每4次发现出一次脉冲输入后面计数器的数据，当且仅当全0-时会阻断4进制