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文档简介

集成异步加法计数器改变计数进制

集成异步加法计数器改变计数进制

例1：图示为用74LS90改变为N=6的异步计数器的接线图。QA接CPBS9(1)或S9(2)

接“0”R0(1)=R0(2)=QBQC

因为R0(1)=R0(2)接译码逻辑门的输出，所以当计数器计数到0110时，译码门输出“1”，计数器异步清零，所以0110这个状态不在计数时序之内。计数器的时序0~5，是N=6进制计数器。

例2：由74LS93构成的十二进制计数器。译码逻辑为R0(1)=R0(2)=QDQC计数器的态序为0~11

该电路的波形图如图所示，波形图中从上到下依次为CP、QA、QB、QC、QD。在QC波形中有一个窄的尖峰，是[QDQCQBQA]从1011→1100时，发生清零，QC的状态0→1→0，所以出现尖峰。尖峰脉冲练习整体置零法整体置数法移位寄存器型计数器

移位寄存器在数字电路中，除了应用于数码的寄存和经常执行的移位操作外，还可用来产生类似白噪声的串行二进制序列脉冲，作数字延迟线，滤波器，串行并行转换器，以及构成多种移位寄存器型计数器。

用移位寄存器构成计数器的一般框图如图所示，它是由一个移位寄存器和一个组合反馈逻辑电路闭环构成，反馈电路的输出接向移位寄存器的串行输入端，反馈电路的输入端根据移位寄存器计数器类型的不同，可接向移位寄存器的串行输出端或某些触发器的输出端。

环形计数器环扭型环形计数器最大长度移位寄存器型计数器

环形计数器

以四位环形计数器为例，它是把移位寄存器最低一位的串行输出端Q1反馈到最高位的串行输入端（即D触发器的数据端）而构成的，环

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