如何利用莱迪思宏设计流程缩短FPGA设计周期

如何利用莱迪思宏设计流程缩短FPGA设计周期随着FPGA密度和复杂性的提高，设计团队会将之前由其他类型的半导体（如ASIC和MCU）处理的设计迁移到这些更复杂的FPGA上。然而，通常情况下，复杂性的器件可能会带来新的挑战，设计人员可以依靠软件工具高效实现设计，充分发挥FPGA器件的高级功能。莱迪思Radiant软件提供FPGA设计流程功能来满足这些设计原则，同时利用了FPGA设计流程的优势——提供行业领先的工具和特性，帮助用户高效开发FPGA应用。在最新的Radiant软件版本中，莱迪思增加了宏设计流程，可以实现基于模块的设计流程。这有助于设计人员更快地实现时序收敛，在不同项目中重用设计，并强化Radiant软件所支持的现有基于团队的设计环境。更快的时序收敛宏设计流程带来的众多好处之一是，它可以通过锁定项目中关键设计模块的性能且仅重新编译设计中的其他模块，从而缩短时序收敛周期。以下面的设计示例为例。“滤波器（Filter）”这一层级是设计中的关键时序模块，设计的其余部分可以相对容易地收敛时序。“滤波器”这一层级可以设置为宏。建议在寄存器传输级（RTL）寄存宏“滤波器”的输入和输出。这将限制设计中的关键路径处于宏和它所连接的设计其他部分之间的可能性。一旦在“滤波器”设计模块上实现了时序收敛，就可以通过将宏设置为保留级后布局布线（preservationlevelpost-placeandroute）来锁定模块的性能。其余的设计逻辑布局将围绕宏模块进行优化。如果任何其他设计模块（例如“控制”）发生更改，则“滤波器”模块上不会出现时序收敛问题，因为它已被锁定。FPGA项目中的设计复用工程师可以通过宏设计流程重用设计模块以减少工程工作量，从而加快上市时间并降低开发成本。设计重用的主要目标通常是产品的下一个版本，在之前设计版本的基础上所有变更。使用宏可以将设计重用扩展到RTL之外，从而在以下两种场景下提供高效的优势：用户有一个关键的设计模块难以实现时序收敛，并且该模块之后将在同一款器件上用于多个其他设计/项目。在设计模块上收敛时序后（最好是15%至20%的裕量），用户可以导出具有锁定布局布线的宏，从而用于针对同一FPGA器件的其他设计。通过在其他设计中重用时序收敛模块，缩短了设计周期。一个设计有多个版本将使用同一个电路板，例如，同一电路板用于有着不同位流的多个版本的产品。器件引脚（即设计外设）的引脚排列和逻辑接口可以作为宏导出，并在针对同一电路板的其他项目中重复使用，从而保证设计外设的性能。基于团队的设计助力并行设计开发最后，添加宏设计流程可以通过“基于团队”的方法为整个开发过程带来帮助。多个工程师协同完成单个FPGA设计十分常见，最常见（但不仅限于）的是使用100k或更多逻辑单元的设计。设计将以用户的专业知识为功能边界进行划分。例如，如果我们以图1中的层次结构举例，一个设计人员处理“滤波器”设计模块，另一个设计人员处理“控制”设计模块，还有一名设计人员处理“转换器”设计模块。最后还有一名工程师负责将设计模块集成到具有“顶部”设计块的完整设计中。这是通过在RTL级别对设计进行划分实现的，从而实现设计模块的并行开发。每个设计人员都被分配了一个时序预算，并在开始开发之前就定义了模块之间的接口。这种方法可以扩展到FPGA上的物理设计或实现，进一步缩短开发时间。为此，系统集成商将在逻辑和物理层面将设计划分到多个设计人员，并为他们分配器件的面积和时序预算。每个设计人员各自开发他们的设计，并在其分配的物理区域边界内编译他们的设计。可以使用系统集成商分配的区域和时序约束在的独立项目中做到这一点。一旦设计模块功能正确并收敛时序（理想情况下有15%到20%的时序裕量），用户可以将其导出为硬宏，以便与其他设计师导出的硬宏块一起集成到最终项目中。系统集成商对设计人员的所有模块进行最终的集成和时序收敛。建议每个设计模块有15%到20%的时序裕量，以补偿集成到最终项目后可能发生的时序变化。开始使用莱迪思宏设计流程！莱迪思宏设计流程旨在帮助我们的客户加快产品上市，降低开发