数字电子技术实验指导书

嘉应学院电工电子根底试验教学示范中心■数字电子技术试验指导书嘉应学院电工电子根底试验教学示范中心■数字电子技术试验指导书21目 录根本试验试验一 集成规律门的规律功能测〔第一次试验五 触发器的规律功能与应〔第四次设计性试验试验二译码器应用设计〔其次次05试验四数据选择器的设计〔第三次14试验六移位存放器的设计〔第五次27试验七计数器应用设计〔第六次试验九综合性试验24〔„„„„„„„„47说明：实物试验依据上面黑体标注及挨次完成。试验一集成规律门的规律功能测试一、试验目的1、把握集成电路的规律功能测试方法2、把握器件的使用规章二、试验设备与器件1、+5V直流电源 2、规律电平开关3、规律电平显示器 4、74LSXX×1、CD40XX×1三、试验原理本试验承受74LSX2独立的规律门4门有21－174LSXXCD40XX1、74LSXX的规律功能2Y2A、2B、2C、2D；NC2、CD40XX的规律功能CD40XXO

对应输1 1 2 23 4 3 5 6 4 7 8四、试验内容114P74LSXX+5V，GND入端接规律开关输出插口，以供给“0”“1”电平信号，开关向上，输10LED0－1〕LED10－174LSXX416输入输出表1－1 表输入输出IIOOOOnn1234000110111Y1Y=2

2：O输入输入输出AnBnCnDnY1Y20000.......1111O=2O=3O=4214PCD40XX集成块。1－1〔CD40XX〕接线：VCC+5V，GND210LED0－1〕LED101－2424五、试验报告功能。2、记录、整理试验结果，并对结果进展分析。试验二 译码器应用设计一、试验目的1、把握中规模集成译码器的规律功能和使用方法二、试验预习要求1、复习有关译码器和安排器的原理。三、试验设备与器件、＋5V2、双踪示波器3、连续脉冲源4、规律电平开关5、规律电平显示器6、拨码开关组8、译码显示器9、74LS138×2四、设计方法与参考资料CC4511译码器是一个多输入、多输出的组合规律电路。它的作用是把给定的代码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据安排，存贮器寻址和组合把握信号等。不同的功能可选用不同种类的译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。1、变量译码器〔又称二进制译码器2线－43－84－16线译码器。假设有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。而每一个输出所代表的函数对应n3－874LS1382－1(a)、(b)分别为其(a)(a)(b)2－13－874LS138规律图及引脚排列。其中A2、A1、A0Y0～Y7为译码输出端，S1、S2、S3为使能端。2－174LS138当S1＝1，S2＋S3＝0时器件使能地址码所指定的输出端有信〔为0〕输出，其它全部输出端均无信号〔全为1〕输出。当S1＝0，S2＋S3 或S1＝X，S2＋S3＝1时，译码器被制止，全部输出同时为1。表2－1输入输出S1S2+S3A A2 1A0Y0Y1Y2Y3Y4Y5 Y6Y7100 00011111 11100 01101111 11100 10110111 11100 11111011 11101 00111101 11101 01111110 11101 10111111 01101 11111111 100×× ××111111 11×1× ××111111 11二进制译码器实际上也是负脉冲输出的脉冲安排器。假设利用使能端中的12－2SS2＝S3＝0，地址码所对应的输1S端输入数据信息，令S＝1、S2 2 对应的输出就是S2端数据信息的原码。假设数据信息是时钟脉冲，则数据安排器便成为时钟脉冲安排器。路安排器，可将一个信号源的数据信息传输到不同的地点。2－3数是Z＝ABCABCABC＋ABC图2－2 作数据安排器 图2－3实现规律函数利用使能端能便利地将两个3/8译码器组合成一个4/162－4图2－4 用两片74LS138组合成4/16译码器2、数码显示译码器a、七段发光二极管(LED)数码管LED2－5(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。一个LED数码管可用来显示一位0～9管〔0.5寸和0.36寸〕每段发光二极管的正向压降，随显示光〔通常为红、绿、黄、橙色〕的颜色不同略有差异，通常约为2～2.5V，每个发光二极管的5～10mALEDBCD(a)共阴连接”电平驱动〕 (b)共阳连接0”电平驱动〕(c)符号及引脚功能图2－5 LED数码管、BCD74LS4〔共阳74LS48〔共阴CC451〔共阴〕CC4511BCD码锁存／七段译码／驱动器。驱动共阴极LED2－6CC4511引脚排列 图2－6CC4511引脚排列其中ABCDBCDg1LEDLTLT＝“0”时，译码输出全为“1”输BILT输BILTD入C输出LEBAabcdefg显示字形××0××××1111111×01××××0000000消隐0110000111111001100010110000011001011011010110011111100101101000110011011010110110110110110001111101101111110000011100011111110111001111001101110100000000消隐01110110000000消隐01111000000000消隐01111010000000消隐01111100000000消隐01111110000000消隐111××××锁存锁存LE＝0，LE＝02－2CC4511CC4511数码管笔段之间串入限流电阻即可工作。译码器还有拒伪码功能，当输入码10010CC4511BS202+5V将十进制数的BCD码接至译码器的相应输入端A、B、C、D即可显示0～9的BCDCC4511LED2－72－7CC4511LED五、设计任务和要求174LS138CP1KHz，要求安排器输出端Y0Y7的信号与CP输入信号同相。画出安排器的试验电路，用示波A2、A1、A0000～1118Y0Y7端的输出波形，留意输出波形与CP输入波形之间的相位关系。2、74LS13841610KLED六、试验报告12、对试验结果进展分析、争论。试验三组合规律电路的设计EWB一、试验目的二、试验预习要求12“与或非”门中，当某一组与端不用时，应作如何处理？三、试验设备与器件PC1，EWB四、设计方法与实例设计要求真值表规律表达式卡诺图简化规律表达式设计要求真值表规律表达式卡诺图简化规律表达式规律图3－1组合规律电路设计流程图依据设计任务的要求建立输入、输出变量，并列出真值表。然后用规律代数或卡诺图化简法求出简化的规律表达式。并按实际选用规律门的类型修电路。最终，用试验来验证设计的正确性。3－1D0000000011111111A0000111100001111B0011001100110011C0101010101010101Z00000001000101112、组合规律电路设计举例用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”1DA1110DA111000 01BC00011111111013－13－2由卡诺图得出规律表达式，并演化成“与非”的形式，依据规律表达式画出用“与非门”构成的规律电路如图3－2所示。Z＝ABC＋BCD＋ACD＋ABD＝ABCBCDACDABC3－2表决电路规律图A、B、C、DZ〔自拟〕要求，2－1验证所设计的规律电路是否符合要求。五、设计任务和要求设计三变量表决器，其中A具有拒绝权。要求用与非门实现。1六、试验报告1、列写试验任务的设计过程，画出设计的电路图。2、对所设计的电路进展试验测试，记录测试结果。3、组合电路设计体会。试验四数据选择器的设计一、试验目的1、把握中规模集成数据选择器的规律功能及使用方法二、预习内容1、复习数据选择器的工作原理；三、试验设备与器件、＋5V直流电源 2、规律电平开关3、规律电平显示器 4、74LS151〔或CC4512〕74LS153〔CC4539〕四、设计方法与实例数据选择器又叫“多路开关〔或叫选择把握〕电位的把握下，从几个数据输入中选择一个并将其送到一个公共的输出端。数4－1D～D，0 3通过选择把握信号A、A〔地址码〕从四路数据中选中某一路数据送至输出1 021、1、81、161电路混合而成的。174LS1514－1。选择把握端〔地址端〕为A～A，按二进制译码，从8个输入数据D～D2 0 0 7中，选择一个需要的数据送到输出端Q，S为使能端，低电平有效。使能端S＝1A～AQ＝0，Q＝1，多2 0路开关被制止。4－141图4－274LS151

4－1输入输入输出S100000000A2×00001111A1A0×00110011×01010101Q0D0D1D2D3D4D5D6D7Q1DDDDDDDD01234567使能端S＝0AAA

中某一个通道的数据输送到输出端Q。

2 1 00 7AA＝000，DQ＝D210 0 0AAA＝001，DQ＝D210 1 12、双四选一数据选择器74LS153输入输出S10000A1×001输入输出S10000A1×0011A0×0101Q0D0D1D2D34－374LS1531S、2SAA1 0

4-21D～1D0 341；QQ

为两个输出端。0 3 1 2当使能端1S〔2S〕＝1Q＝0。当使能端1S〔2S〕＝0时，多路开关正常工作，依据地址码AA1 0D～D送到输出端Q。0 3：AA＝00 则选择D数据到输出端，即Q＝D。10 O 0AA＝01 DQ＝D10 1 1以及实现规律函数等。31：8174LS1518174LS151F的功能表，如表4－3所示，将函数F81择器的功能表相比较，可知〔1〕将输入变量C、B、A8选1数据选择器D～D2 1 0 0 7F即：AAA＝CBA， 表4－3210输入输出CBAF输入输出CBAF000000110101011110011011110111100 7D＝D＝D＝D＝D＝D＝11 2 3 4 5 681Q了函数FABACBC接线图如图4－4所示。4－481FABACBCnnF28174LS151FABABF4-4AAA4－4DD1 0 2 1 2及DDD

810 3 4 74-4BAF000011101114-4BAF000011101110接线图如图4－5所示。4－581FABAB的接线图输入输出明显，当函数输入变量数小于数据 表输入输出ABCFABCF000000100100011110001011110111114174LS153实现函数FABCABCABCABCF4－5FA、A少于函数输入1 0AAA4－61 0ABCA、BAA4－61 0出： D＝0， D＝D＝C， D＝10 1 2 34-6输中选数据端AB00D＝0001D＝C110D＝C211D输中选数据端AB00D＝0001D＝C110D＝C211D＝13入输出CF001000110011011141FABCABCABCABC接线图如图4－6所示。变量作地址的方案不同，而使其设计结果不同，需对几种方案比较，以获得最正确方案。五、设计任务和要求18174LS151写出设计过程画出接线图验证规律功能写出设计过程画出接线图验证规律功能

F(AB)ABABAB34174LS153写出设计过程画出接线图六、试验报告规律功能测试；总结试验收获、体会。试验五 触发器的规律功能与应用一、试验目的1、把握根本RS、JK、D和T触发器的规律功能2、把握集成触发器的规律功能及使用方法3、生疏触发器之间相互转换的方法二、试验预习要求1、复习有关触发器内容2、列出各触发器功能测试表格24、5的要求设计线路，拟定试验方案。三、试验设备与器件1、＋5V直流电源 2、双踪示波器3、连续脉冲源 4、单次脉冲源5、规律电平开关 6、规律电平显示器或CC4027〕 74LS00〔或CC4011〕74LS74〔或CC4013〕四、试验原理10下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最根本规律单元。1、根本RS触发器5－1为由两个与非门穿插耦合构成的根本RS接触发的触发器。根本RS0”和“保持”三种功能。通常称S1”端，由于S〔＝1〕R0”端，由于R＝0〔S＝1〕时触发器被置“0S＝R＝1时状态保持；SR0时，触发器状态不定，应5－1为根本RS触发器的功能表。根本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。输入输出SRQn+1输入输出SRQn+1Qn+10111000111QnQn00φφ5-1根本RS触发器2、JK触发器在输入信号为双端的状况下，JK74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能5－2所示。JK触发器的状态方程为： Qn+1＝JQn＋KQnJ和K是数据输入端，是触发器状态更的依据，假设J、K有两个或两个以上输入Q与Q为两个互补输出端。通常把Q＝0Q＝1的状态定为触发器“0”状态；而把Q＝1Q＝0定为“1”状态。图5－2 74LS112双JK触发器引脚排列及规律符号下降沿触发JK触发器的功能如表5－2输入SDR输入SDRDCPJK输出Qn+1 01×××1010×××0100×××φφ1 1 ↓ 0 0 QnQn11↓101011↓01011 1 ↓11Qn Qn1 1 ↑××Qn Qn注：×—任意态 ↓—高到低电平跳变 ↑—低到高电平跳变Qn〔Qn〕—现态 Qn+1〔Qn+1〕—次态 φ—不定态JK触发器常被用作缓冲存储器，移位存放器和计数器。3、D触发器在输入信号为单端的状况下，D触发器用起来最为便利，其状态方程为Qn+1＝DnCP器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字如双D74LS74、四D74LS175、六D74LS174等。5－3为双D74LS74的引脚排列及规律符号。功能如表5－3。图5－3 74LS74引脚排列及规律符号表5－3 表5－4输入输输入输出SDRDCPDQn＋1Qn＋101××1010××0100××φφ11↑11011↑00111↓× Qn QnSD输R入D01111011CP××↓↓T××01输出Qn＋110QnQn4、触发器之间的相互转换在集成触发器的产品中，每一种触发器都有自己固定的规律功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、k两端连在一起，并认它为TT5－4(a)所示，其状态方程为：Qn+1＝TQnTQnT5－4。T触发器 (b)T”触发器图5－4 JK触发器转换为T、T”触发器由功能表可见，当T＝0时，时钟脉冲作用后，其状态保持不变；当T＝1时，时钟T触发器的T15－4(b所示，即得T”触发器。在T”触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，D触发器端与D端相连，便转换成T”5－5所示。JK触发器也可转换为D5－6。五、试验内容1、测试根本RS触发器的规律功能 图5－5 D转成T” 图5－6 JK转成D5－1，用两个与非门组成根本RS触发器，输入端R、S接规律开关的输出插口，输出端Q、Q5－7要求测试，记录之。RSQQ1RSQQ1→010→11→010→1002、测试双JK74LS112规律功能测试R、S的复位、置位功能D D任取一只JK触发器，R、S、J、K端接规律开关输出插口，CP端接单次脉冲源，D DQ、Q端接至规律电平显示输入插口。要求转变RSD

CP处于任意状态，并D在R＝0〔S＝1〕或S＝0〔R＝1〕作用期间任意转变J、KCP的状态，观看Q、D D D DQ状态。自拟表格并记录之。测试JK触发器的规律功能5－8的要求转变J、K、CP端状态，观看Q、Q状态变化，观看触发器状态更是否发生在CP脉冲的下降沿〔即CP由1，记录之。将JK触发器的J、K端连在一起，构成T触发器。CP1HZ连续脉冲，观看Q端的变化。CP1KHZ连续脉冲，用双踪示波器观看CP、Q、Q端波形，留意相位关系，描绘之。5－8J K CP0001000110111→00→11→00→11→00→11→0

Q1Qn＝0 Qn＝13、测试双D74LS74的规律功能测试R 、S的复位、置位功能D D测试方法同试验内容2、1)，自拟表格记录。测试D触发器的规律功能5－9CP〔即由01，记录之。将D触发器的Q端与D端相连接，构成T”触发器。测试方法同试验内容2，记录之。4、双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图5－9钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率一样、相位不同。5－9QQ1DCPQn＝0Qn＝1010→11→00→11→05－9CPCP；CPCPA BCP、CP波形，并描绘之。A B图5－9 双相时钟脉冲电路六、试验报告1、列表整理各类触发器的规律功能。2、总结观看到的波形，说明触发器的触发方式。3、体会触发器的应用。4、利用一般的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号？为什么？是否可以用作触发器的其它输入端的信号？又是为什么？试验六移位存放器的设计一、试验目的14位双向移位存放器规律功能及使用方法。2、生疏移位存放器的应用—实现数据的串行、并行转换和构成环形计数器。二、试验预习要求1、复习有关存放器及串行、并行转换器有关内容。2、查阅CC40194、CC4011CC4068规律线路。生疏其规律功能及引脚排列。3、在对CC40194进展送数后，假设要使输出端改成另外的数码，是否确定要使存放器清零？4、使存放器清零，除承受CR输入低电平外，可否承受右移或左移的方法？可否使用并行送数法？假设可行，如何进展操作？56－4接线应如何改接？6、画出用两片CC40194/并行转换器线路。7、画出用两片CC40194/串行转换器线路。三、试验设备及器件1、＋5V直流电源 2、单次脉冲源3、规律电平开关 4、规律电平显示器5、CC40194×2〔74LS194〕CC4011(74LS00) CC4068(74LS30)四、设计方法与参考资料1脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位存放器，只需要转变串入串出、串入并出、并入串出、并入并出四种形式。4位双向通用移位存放器，型号为CC4019474LS194，两者功能一样，可互换使用，其规律符号及引脚排列如图6－1所示。其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；SR为右移串行输入端，SL为左移串行输入端；S1、S0为操作模式把握端；CR为直接无条件清零端；图6－1 CC40194的规律符号及引脚功能CP为时钟脉冲输入端。CC401945种不同操作模式：即并行送数存放，右移(Q→Q)，左移〔方0 3向由QQ，保持及清零。3 0S、S和C6－1。R1 0R输入输出功能CP C输入输出功能CP CRS1S0SRSLDOD1D2D3Q0Q1Q2Q3左移↑110×DSL××××QDS1Q2Q3LQn0Qn122Qn3Qn0Qn1Qn3去除×0××××××××0000送数↑111××abcdabcd右移↑101DSR×××××DSRQ0Q1Q2保持↑100××××××保持↓1××××××××加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本试验争论移位存放器用作环形计数器和数据的串、并行转换。环形计数器把移位存放器的输出反响到它的串行输入端，就可以进展循环移位，6－2所示，把输出端Q3和右移串行输入端SR相连接，设初始状态Q0Q1Q2Q3CP0123Q0Q1Q2Q3100001000CP0123Q0Q1Q2Q31000010000100001图6－2环形计数器假设将输出Q 与左移串行输入端S相连接，即可达左移循环移位。O L实现数据串、并行转换①串行/并行转换器串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。6－3是用二片CC40194〔74LS194〕四位双向移位存放器组成的七位串/并行数据转换电路。图6－3 七位串行/并行转换器电路中S1，S受Q0 1 7Q是转换完毕标志。当Q＝1时，S0，使之成为SS＝01的串入右移工作方式，当7 7 1 10Q＝0时，S＝1，有SS＝10，则串行送数完毕，标志着串行输入的数据已转换成并行7 1 10输出了。串行/并行转换的具体过程如下：转换前，CR端加低电平，使1、2两片存放器的内容清0，此时S1S0＝11，存放器执行并行输入工作方式。当第一个 CP脉冲到来后，存放器的输出状态Q0～Q7为01111111，与此同时SS01，转换电路变为执行串入右移工作方式，串行输入数据101片的S端参与。随着CP脉冲的依次参与，输出状态的变化可列成表6-3所示。R6－3可见，右移操作七次之后，Q0，SS11，说明串行输入结7 10束。这时，串行输入的数码已经转换成了并行输出了。当再来一个CP脉冲时，电路又重执行一次并行输入，为其次组串行数码转换作好了预备。②并行/串行转换器并行/串行转换器是指并行输入的数码经转换电路之后，换成串行输出。6－4CC40194〔74LS194〕组成的七位并行/6－3多了两只与非门G和G，电路工作方式同样为右移。1 2CP012CP01234567Q Q Q Q Q Q Q Q0 1 2 3 4 5 6 700说明清零dO010d1d2ddddd001101d001110d32d1d0011110d43d2d1d00111110d54d3d2d1d00111111001111111右移操作七次08d6d5d4d3d2d1d0901111111送数6－4七位并行/串行转换器存放器清“0”后，加一个转换起动信号〔负脉冲或低电平。此时，由于方式把握SS11，转换电路执行并行输入操作。当第一个CP脉冲到来后，QQQQQQQQ10 0 1 2 3 4 5 6 70DDDDDDDG1，G输1 2 3 4 5 6 7 1 20，结果，SS01CP脉冲的参与，开头执行右移串行输出，12CP脉冲的依次参与，输出状态依次右移，待右移操作七次后，Q～Q的状态都为0 61,与非门G输出为低电平，G门输出为高电平,SS11，表示并/串行转换1 2 12完毕，且为其次次并行输入制造了条件。转换过程如表6－4所示。44位时，可把几片移位存放器用级连的方法来扩展位数。CP01QCP01Q0Q1Q2Q3Q4Q5Q6Q7串行输出000000000D1D2D3D4D5D6D7210D1D2DDD D D3 4 5 63110D7DD12D3D4DD541110D6D7DDD D D1 2 3 4511110D5D6D7DDD D1 2 34D5D6D7DDD1 23D4D5D6D7D3D4D5D6D7DD123456790D D D D D D D1 2 3 4 5 6 76111110D71111110D五、设计任务和要求1、环形计数器自拟试验线路用并行送数法予置存放器为某二进制数码〔如010，然后进展右移3循环，观看存放器输出端状态的变化，记入表6－5中。36－5CPQ0Q1Q2Q012342、数据的串、并行转换(1)串行输入、并行输出按参考图6－3接线，进展右移串入、并出试验，串入数码自定；改接线路用左移方式实现并行输出。自拟表格，记录之。(2)并行输入、串行输出参考图6－4接线，进展右移并入、串出试验，并入数码自定。再改接线路用左移方式实现串行输出。自拟表格，记录之。六、试验报告16－4CC40194的规律功能并写入表格功能总结一栏中。124位环形计数器的状态转换图及波形图。2//串转换器所得结果的正确性。试验七计数器及其应用一、试验目的1、学习用集成触发器构成计数器的方法2、把握中规模集成计数器的使用及功能测试方法1/N分频器二、试验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的规律功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。依据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。依据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的使用者只要借助于器件手册供给的功能表和工作波形图以及引出端的。1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有去除和置数等功能，7－1所示。图7－1 CC40192引脚排列及规律符号图中LD—置数端 CPU—加计数端 CPD—减计数端CO—非同步进位输出端 BO—非同步借位输出端D、D、D、D —计数器输入端0 1 2 3Q、Q、Q、Q —数据输出端 CR—去除端0 1 2 3CC40192〔74LS192，二者可互换使用〕7－1，说明如下：7－1输入输出CR LDCPUCP DD 3D2D1D0Q3Q2Q Q1 1 ××× ××××000 00 0×× dcbadcb a0 1↑1 ××××加计数0 11↑ ××××减计数当去除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CRLDD、D、D、D

置入计数0 1 2 3器当CR为低电平，LD为高电寻常执行计数功能执行加计数时减计数端CP 接D高电平，计数脉冲由CP 输入；在计数脉冲上升沿进展8421码十进制加法计数执行U减计数时，加计数端CP 接高电平，计数脉冲由减计数端CP 输入，表9－2为8421U D码十进制加、减计数器的状态转换表。加法计数输入脉冲数Q3Q输出2输入脉冲数Q3Q输出2Q1Q001234567890000000011000011110000110011000101010101减计数2、用D触发器构成异步二进制加／减计数器图7－2D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T”触发器，再由低位触发器的Q端和高一位的CP端相连接。 图7－2 四位二进制异步加法计数器7－2Q端与高一位的CP4位二进制减法计数器。3、计数器的级联使用0～9数器级联使用。同步计数器往往设有进位〔或借位〕输出端，故可选用其进位〔或借位〕输出信号驱动下一级计数器。7－3是由CC40192利用进位输出CO把握高一位的CPU端构成的加数级联图。 图7－3 CC40192级联电路4、实现任意进制计数用复位法获得任意进制计数器假定已有NMM＜N，用复位法使计数器计数到MM进制计数器。如图－4所示为一个由6进制计数器。利用预置功能获M进制计数器7－512进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、„11，12、1、„是12进制的，且无0数。如以下图，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时00011－12计数。图7－4 6进制计数器 7－5 特别12进制计数器三、试验设备与器件1、＋5V直流电源2、双踪示波器3、连续脉冲源4、单次脉冲源5、7、8、规律电平开关译码显示器CC40192×2〔74LS192〕6、规律电平显示器CC4012〔74LS20〕四输入与非门CC4013×2〔74LS74〕D触发器四、试验内容(提示：各项试验的计数输出可接到LED数码管显示电路显示)1、测试CC4019274LS192同步十进制可逆计数器的规律功能计数脉冲由单次脉冲源供给，去除端CR、置数端LD、数据输入端D 、D、D、3 2 1D 分别接规律开关，输出端Q、Q、Q、Q接试验设备的一个译码显示输入相应插口0 3 2 1 0A、B、C、DCO和BO接规律电平显示插口。按表7－1逐项测试并推断该集成块的功能是否正常。去除CR=1，其它输入为任意态，这时QQQQ＝00000。去除功3 2 1 0能完成后，置CR＝0置数CR＝0，CP，CP 任意，数据输入端输入任意一组二进制数，令LD=0，观看计U D数译码显示输出，予置功能是否完成，此后置LD＝1。加计数CR＝0LD＝CP ＝1，CP 10个单次脉冲，观看译D U码数字显示是否按8421码十进制状态转换表进展；输出状态变化是否发生在CP 的上U升沿。减计数CR＝0LD＝CP ＝1，CP 3)进展试验。U D2、图7－3CC40192组成两位十进制加法计数器，输入1Hz连续计00—99累加计数，记录之。399—00递减计数，记录之。4、67－4电路进展试验，记录之。512进制计数器7－5进展试验，记录之。6、用CC401374LS74D4位二进制异步加法计数器。(选做)按图7－2接线，R 接至规律开关输出插口，将低位CP 端接单次脉冲源，输D 0出端QQQ、Q 接规律电平显示输入插口，各S接高电平1。3 2 3 0 D清零后，逐个送入单次脉冲，观看并列表记录Q～Q 状态。3 01HZ的连续脉冲，观看Q～Q的状态。3 0为1KHz，用双踪示波器观看CP、Q、Q、Q、Q 端波形，3 2 1 0描绘之。将图7－2电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按试验内容2)，3)，4)进展试验，观看并列表记录Q～Q 的状态。3 0五、试验预习要求1、复习有关计数器局部内容2、绘出各试验内容的具体线路图3、拟出各试验内容所需的测试记录表格4、查手册，给出并生疏试验所用各集成块的引脚排列图六、试验报告1、画出试验线路图，记录、整理试验现象及试验所得的有关波形。对试验结果进展分析。2、总结使用集成计数器的体会。试验八 综合设计试验24时制数字电子钟一、试验目的1综合应用。2、学习数字规律电路的综合应用设计及调试方法。二、设计要求1、显示格式为“时-分-6LED数码管23LED数码管，具体型号及规律功能不限。4、试验室可供给一10Hz标准方波信号源，设计时可将此信号源处理后作为时钟源〔也可自行设计时钟源。三、局部器件参考计数器：74160、74162、7490、74190、74191、74192、74290、74293、4510译码器：7447、7448、4511其它：7400、7420、4009、7404、数码管、电阻、电容等。四、试验报告要求以设计论文的形式提交试验九 555时基电路及其应用一、试验目的15552、把握555型集成时基电路的根本应用二、试验预习要求1、复习有关555234三、试验设备与器件1、＋5V2、双踪示波器3、连续脉冲源4、单次脉冲源5、音频信号源6、数字频率计7、规律电平显示器8555×22CK13×2电位器、电阻、电容假设干四、试验原理555的中规模集成电路，应用格外广泛。它是一种产生时间延迟和多种脉冲信号的电路，由于内部电压标准使用了三个5K电阻，故取名555电路。其电路类555556；CMOS和V＝+5V～+15V，CC输出的最大电流可达200mA，CMOS型的电源电压为+3～