集成电路技术的应用与发展

集成电路技术的应用与发展

1血硅材料在ic产业中的应用在当今社会信息和信息技术进入经济和商业领域的情况下，人们在日常生活中没有意识到信息技术的影响。信息技术的基础是微电子技术,集成电路(IC)作为微电子技术的核心,是整个信息产业和信息社会最根本的技术基础。发展IC产业对提高技术的创新基础和竞争能力具有非常重要的作用,对国民经济发展、国防建设和人民文化生活各方面都发挥着巨大的作用,也是一个国家参与国际化政治、经济竞争的战略产业。在IC产业中,硅技术无疑是主流技术,硅集成电路是主流产品,占集成电路产业的90%以上。尽管在硅之后有以GaAs为代表的化合物半导体及其他新型半导体材料不断出现,但由于硅技术本身就具备极强的竞争优势,加之硅技术长期的设备投入和研发投入,其产业能力和技术积累决定了硅基技术在21世纪内仍将起主导作用,很难另辟蹊径。21世纪的微电子技术仍将以硅为主流技术。集成电路按其处理信号的特征基本上分为两大类:数字集成电路和模拟集成电路。数字模拟混合信号电路传统上归为模拟集成电路。简单说来,数字集成电路是处理离散信号的电路,其主要种类有微处理器、存储器、门电路、分频器、计数器、触发器、编码译码器、数字信号处理器(DSP)等。模拟集成电路是处理连续信号的电路,主要的电路种类包括放大器、比较器、数据转换器、模拟开关、滤波器、锁相环、电源、模拟信号调节器等。下面分别对数字集成电路和模拟集成电路的技术发展动态进行综述。2数字电路2.1光学光刻技术微处理器(MPU)也称作中央处理器,是20世纪最伟大的发明之一。它主要包含运算器、控制器和存储器等部分,是硅器件组成的系统中最基本和最关键的器件。现代信息系统的核心是计算机,而计算机的核心就是MPU,声音、图像、文字、数据等信息的处理系统都离不开MPU。因此,MPU的应用最广、市场最大,也是国民经济和国防的核心技术。无论是一个小的家电系统,还是一个大的通讯系统,乃至现代化电子信息战控制系统中,MPU都起着不可或缺的关键作用。近年来,MPU技术与性能迅速提高,更复杂的处理器和更高的时钟频率导致MPU的不断升级。1990年,MPU的最高工作频率为33MHz;2000年11月,英特尔公司推出了容纳4200万个晶体管的Pentium4处理器,其主频达1.5GHz。目前,Pentium4的主频已达3GHz以上,集成了超过5500万个的晶体管。微处理器性能水平不断提高,不仅得益于微处理器体系结构的不断改进,更得益于芯片加工技术的不断进步。在集成电路制造领域中,微处理器工艺制造所采用的技术一直是该领域中的领先技术。近年来,深亚微米技术、铜互连技术和低k介质材料技术等体现了微处理器芯片加工技术的水平。光刻技术是芯片加工的关键技术,光刻技术的发展推动了集成电路的更新换代,光学光刻技术一直是芯片加工中的主流光刻技术。随着技术的进步,光学光刻方法已从接触式、接近式、反射投影式、步进投影式发展到当前的步进扫描投影式。人们不断对光学光刻的发展潜力作出预测。从20世纪80年代中期,人们曾预测光学光刻的极限分辨率为0.5μm;到20世纪90年代初期,人们又预测光学光刻的极限分辨率为0.25μm。然而,随着光刻技术的发展,光学光刻的极限已推进到0.1μm以下;193nm(ArF)准分子激光光刻技术已成功地运用于0.13μm工艺;英特尔公司已于2003年发布了采用90nm工艺制作的微处理器。目前,最先进的光学光刻机都采用投影式光刻,其工作过程是:准分子激光器作为照明光源,激光光束通过照明系统形成部分相干、环形、均匀光束,照射掩模,投影物镜将掩模精确地缩小成像到工作台上的硅片上完成曝光。掩模与硅片的对准由激光干涉测量精密定位的掩模台和工件台以及专门的光学对准系统来完成。光刻设备的图形分辨率主要由曝光所采用光源的波长决定,曝光所产生的最小特征尺寸线宽直接代表着集成电路制造工艺的水平。随着线宽的不断缩小,光源的波长从可见光区向紫外光区域变化,现已发展到深超紫外线(DUV),所采用的光源为KrF准分子激光器(波长为248nm,主要用于0.18μm光刻)或ArF准分子激光器(波长为193nm,主要用于0.13μm及以下的光刻)。采用分辨率增强技术,如移相掩模(PSM)、离轴照明(OAI)和光学邻近效应校正(OPC)等,还可以进一步推进光学光刻的极限。这些技术对于在光学光刻的基础上实现更高分辨率图形的曝光控制十分关键。极紫外(EUV)光刻技术被认为是小于0.1μm工艺的关键技术。利用EUV光刻技术,可以使工艺线宽水平达到0.03μm,从而得到集成度更高、功耗更小、性能更强的微处理器产品。英特尔公司的65nm工艺技术是目前世界上最先进的芯片制造技术。英特尔采用该工艺制造的产品至少领先其他竞争对手一年的时间。2006年6月是Intel微处理器批量生产从90nm工艺转向65nm工艺的转折点。从此时开始,其生产的一大半产品都是采用65nm工艺,而其竞争对手大多数才刚开始生产基于65nm工艺的产品。英特尔的65nm工艺具备更加先进的晶体管,与前代工艺相比,其特点有:1)采用第二代应变硅,在性能提高的同时,电流驱动能力提高15%;2)为了提高性能,采用1.2nm厚的栅氧化层和35nm长的栅;3)栅、源、漏上的低阻帽采用NiSi;4)采用低k值碳掺杂氧化层介质和0.7倍的线长比例缩小,降低了互连电容,进一步提高了性能,降低了功耗。英特尔已采用65nm工艺开始在300mm的圆片上批量生产双核微处理器。65nm工艺的晶体管密度大致是上一代工艺的两倍,它提供了目前业界最高的性能和最佳的功耗性能比。多出的晶体管可制作双核或多核和更高的缓存,可提供更多的功能,如虚拟和安全等技术,使其产品的性价比得到充分的展现。随着晶体管尺寸的减小,会出现更多的功耗和散热问题。因此,英特尔在65nm工艺中引入了新型的晶体管和互连技术。英特尔具有先进的应变硅技术,首次在90nm工艺中应用,在65nm工艺中又作了进一步改进。这种第二代应变硅技术使晶体管在不增加漏电流的情况下,性能增加15%,也就是说,这些晶体管在性能不变的情况下,能使漏电流减小75%。这些晶体管具有35nm的栅长和1.2nm厚的栅氧化层,能提供更高的性能和更低的栅电容。低的栅电容最终会降低芯片的总功耗。该工艺还具有8层铜互连,采用低k介质材料,以提高芯片中信号的传输速度,降低芯片功耗。英特尔的下一代工艺将是在2007年开发45nm工艺,在2009年开发32nm工艺。2.2快闪光学存储半导体存储器是硅集成电路的主要产品,基本上可分为易失性和非易失性两类。目前,易失性存储器主要包括动态随机存储器(DRAM)和静态随机存储器(SRAM);非易失性存储器主要是快闪(flash)存储器。上述三种存储器一起构成集成电路存储器的三大主流产品。半导体存储器的发展主要以CMOS为主,其存储容量的提高主要取决于半导体工艺的加工尺寸。例如,对于DRAM来说,0.8μm工艺技术对应于4M的容量,而0.6μm的工艺技术对应于16Mb,0.35μm工艺技术对应于64Mb,0.18μm的工艺技术对应于1Gb。存储器芯片的存储容量三十多年来严格地遵循着摩尔定律,即容量每18个月增加1倍。自1970年推出1kb存储器以来,1980年达到64kb,1990年达到16Mb。2.2.1非平面单元晶体DRAM主流产品于2005年从DDR转向DDR2。三星公司首先采用90nm工艺,制造出速度为533、667和800Mbps的512MDDRDRAM。其512MSDRAM的芯片面积只有71mm2,而同时期的竞争对手还在采用110nm的工艺技术,芯片面积要大20%。采用90nm工艺技术具有许多技术难题,如特征尺寸从110nm转到90nm,电路版本从RevB转到RevC,圆片也转到300mm,等等。三星公司从电路上也采用了一些方法。为了在给定的面积上提供更高的密度,采用了凹槽沟道阵列晶体管(RCAT)。这种方法可显著减小晶体管,并实现三维结构设计。减小芯片尺寸的另一个方法是采用更有效的阵列结构,如6F2单元尺寸阵列结构。该结构首次由Micro公司在其256MDDRSDRAM产品中采用。自从三星公司把90nm工艺引入DRAM以来,更深入的研究已涉及到65nm、50nm,甚至45nm技术节点。目前,人们普遍关心的是存储器究竟到什么尺寸节点会遇到难以克服的技术难题。DRAM的技术限制因素是单元晶体管能否按比例缩小。因晶体管沟道长度减小而导致的掺杂浓度的增加,会引起结漏电流的增加。因此,在90nm的技术节点下,数据保持时间会显著下降。采用非平面单元晶体管可克服这一技术难点。凹槽沟道阵列晶体管(RCAT)能在不过多增加工艺集成度的条件下增加有效沟道长度。要缩小到50nm以下,技术上必须有所突破。最近,出现了一种FinFET型单元晶体管,它可以通过调节沟道硅厚度来控制沟道穿通。与常规的平面晶体管或RCAT相比,FinFET具有更优良的电流驱动能力和漏诱生势垒降低效应(DIBL)特性。优良的DIBL特性使DRAM具有更好的电荷保持特性。可以说,FinFET是解决50nm技术难点的关键方法,它不仅解决了尺寸缩小引起的问题,同时也提高了晶体管性能。2.2.2基于晶圆的多层技术SRAM采用全静态结构,无需时钟控制,速度快,虽然容量不大,但也有其相应的应用市场。目前生产的静态存储器有64MbSRAM、64Mb同步SRAM等。2003年,英特尔公司的研究人员采用90nm工艺技术,制造了当时世界上最小的SRAM存储单元,其面积只有1μm2。这种512Mb的电路,在面积仅为109mm2的芯片上集成了3.3亿个晶体管,这是前所未有的最高容量SRAM。这一成就为硅工艺技术建立了一个新的密度标准,使硅集成电路技术进入100nm以下的时代。人们一直在不断开拓100nm以下的技术。目前研究较多的是50nm以下的SRAM。技术上最大的限制仍然是单元尺寸。现在已有许多方法可减小SRAM的单元尺寸,如赝SRAM、TFT-SRAM等,但它们在工作温度、待机电流等方面还有诸多限制。有一种创新方法是采用层叠单晶薄膜晶体管(SSTFT),将晶体管垂直重叠在一起。通过在ILD层上集成负载PMOS晶体管和旁路NMOS晶体管,可使具有双面SSTFT层的单元面积减小到25F2。而且,这种多层技术可以扩展到外围CMOS电路中。采用单个叠层多层技术后,两个输入NAND逻辑电路的面积可减小55%,从而最大限度地减小源漏结电容。因此,它的速度要比体硅快20%。这种多层技术提供了另一种可在相对宽松的按比例缩小技术的状态下获得更高密度CMOS集成的途径。2.2.3finfig单元结构的选择目前,Flash存储器主要有两种:NANDFlash存储器和NORFlash存储器。NANDFlash存储器最大的技术挑战是按比例缩小浮栅,单元与单元之间的相互干扰是最大的技术问题。字线之间的空间越来越小时,某个单元的可编程状态就会受到相邻单元的影响,因浮栅之间存在电容耦合。采用低k介质材料和按比例缩小浮栅高度,可解决这一技术问题。用氧化硅栅隔层替代氮化硅栅隔层,可使浮栅干扰耦合比值减小40%。如果采用SONOS型Fash单元结构,其干扰甚至可以减小到几乎为零。FinFETSONOS单元性能良好,即使在30nm的鳍状宽度下,也表现出了优良的可编程特性;并且,较高的电流驱动能力还可以增加NANDFlash存储器的信号读出裕度。可以说,具有FinFET结构的SONOS单元将是50nm及以下NANDFlash存储器的理想选择。对于NORFlash存储器来说,为了有效地产生热电子并注入到浮栅中,必须有较高的漏极电压。然而,较高的漏极电压会对连接在相同位线上的其他单元造成不必要的漏极扰动,随着沟道长度的减小,情况会更加严重。按比例缩小漏极电压,会减小漏极扰动,但又不能低于3.1eV的Si-SiO2势垒高度,因此限制了NORFlash存储器按比例缩小。这一限制到70nm技术节点时会更加突出。如果能减小Si-SiO2的势垒高度,就有望使NORFlash存储器深入更小的特征尺寸。HfO2是一种可用于栅氧化物的理想高k介质材料,其势垒高度只有1.5eV。因此,在NORFlash存储器中用HfO2作栅介质,可使漏极电压限制低至1.5V。这样一来,NORFlash存储器就可以深入到70nm以下技术节点。如果把HfO2栅氧化层与FinFET结合,还有可能进一步按比例缩小NORFlash技术节点。研究表明,FinFETNORFlash单元具有优良的穿通特性,这种优良特性可抑制漏极扰动。具有HfO2栅氧化层的FinFET将是50nmNORFlash技术的重要发展方向。3关于锁相环的电路近年来,模拟集成电路在通讯领域中的发展最为迅猛。下面主要针对RF领域,对模拟IC的发展动态及趋势进行展望。基于RF器件和电路的无线应用已发展为半导体制造业中非常重要的应用领域。这些应用有蜂窝电话收发器、蜂窝基站放大器、无线局域网(WLAN)、无线个域网(WPAN)、汽车雷达、千兆无线网络、全天候着陆,等等。模拟集成电路在其中担当了重要的角色,模拟IC在移动通讯系统中的应用最具代表性。收发器是移动通讯系统中的主要功能部件。一个完整的收发器结构必然包含一个处理输入信号的接收器和一个处理输出信号的发射器。接收器和发射器都要同步于来自发送器的信号,还要同步于基带处理器中的数据处理时序。这些同步过程通常是通过锁相环(PLL)来实现的。锁相环的作用是根据发送器的基准信号,锁定处理信号的相位和频率。锁相环也用于对基带处理单元进行相位锁定。锁相环中最重要的电路是压控振荡器(VCO)。VCO产生一个受控于PLL反馈环中某个电压值的正弦波信号,而该信号就用于处理载频调制信号的上变频和下变频。在接收端,载频输入信号由天线接收,由低噪声放大器(LNA)进行放大,由带通电路进行滤波。之后,输入信号通过混频器进行下变频,再经过滤波,信号放大到适合后面的A/D转换器处理的电压值。其后的信号处理就交由数字信号处理器(DSP)完成。上述RF电路都可以采用数字CMOS工艺技术作为其基本的工艺,它会得益于数字CMOS工艺的技术进步与发展。在发射端,无线射频部分从D/A转换器开始。D/A转换器的模拟输出信号由混频器进行上变频,转为载波频率。这时,VCO给出载波信号的基准频率和相位。最后,功率放大器(PA)放大经过上变频和滤波后的信号,并从天线发射出大功率的信号。以上电路都是收发器中的关键部件,它们是决定收发器性能水平最重要的因素。这些电路的优值(FOM)共同构成收发器的整个FOM。而电路的FOM与组成电路的器件的性能水平密切相关。近几年,模拟工艺技术的迅猛发展推动了模拟器件水平的极大提高,为模拟集成电路提供了巨大的发展空间。硅基器件以其工业基础雄厚、电路功能集成度高、成本优势明显、性能水平较高等因素,表现出非常高的FOM,使其在无线通讯等领域占据了重要的地位。早在1990年代初,硅基器件的性能水平就已经达到1~10GHzRF应用领域的技术要求。近15年来,CMOS、BiCMOS以及SiGeHBT的fT(单位电流增益频率,代表器件水平的典型参数)稳步提高。直到最近,CMOS研制器件的性能水平还滞后于SiGeHBT。但现在,CMOS器件的研制水平已超过SiGeHBT,其fT已达到400GHz。然而,这一纪录是在特征尺寸为10nm的实验室条件下达到的,而具有相当水平的SiGeHBT是在特征尺寸接近100nm时达到的。这一特征尺寸已是目前半导体工艺技术的生产水平。虽然Ⅲ-Ⅴ族的HEMT器件具有更高的fT,但CMOS和SiGeHBT更容易与当今的VLSI数字电路集成,因此更具有应用前景。3.1器件的工艺和模拟方法用于模拟集成电路的CMOS器件,其性能水平也会随着数字电路CMOS工艺技术按比例缩小尺寸的趋势而得到提升。CMOS晶体管的最大截止频率fT与器件的沟道长度成反比,当工艺技术节点达到65nm时,fT可达到200GHz。相比而言,目前的系统应用大多处于7GHz的水平,而这时的LNA的噪声系数也可以维持在相当低的水平。CMOS器件的fT在稳步提高,器件的沟道长度也在不断减小,因此,RF电路的整个频率特性将稳步持续发展。RF电路现在和将来面对的最大问题是工作电压不断减小。根据近几年人们对许多器件的研究,得出一个基本的结论,器件的fT与工作电压之积基本上为一常数,而这一常数主要由器件的带隙基准决定。对于硅器件来说,其乘积大约是200V·GHz。根据最近的国际半导体技术路线图(ITRS),随着器件特征尺寸进一步按比例缩小,大约1V的最大工作电压将深入到45nm的工艺技术节点,所对应的常数值要大于以前ITRS所给出的值,也就是说,在相同的电压下,器件的fT有较大的增幅。这也许对实现高性能的模拟电路来说是一件好事,但综合考虑各方面的性能参数,大多数模拟电路还不能达到如此高的性能。实现高信噪比(SNR)模拟电路是一个更加严峻的挑战。许多模拟电路经常用到的差分采保电路的信噪比可以表示为:SNR=CV2pppp2/4kT式中,C是采样电容,Vpp是正弦波信号的差分峰值电压,k是玻尔兹曼常数,T是绝对温度。由于信噪比会随信号幅度而减小,那么,要在低的工作电压下维持相同的信噪比,就必须增大采样电容。然而,这会导致功耗的增加,或信号带宽的减小。因此,维持中等程度的信噪比而增加信号带宽是可行的,但要提高信噪比就比较困难。这种情况对于几乎所有的模拟电路来说都是常见的,如A/D转换器、滤波器、VCO等,都存在这种问题。低工作电压的模拟电路会因为有许多晶体管需要级联而存在更为严重的净空问题。CMOS开关也存在严重的问题。CMOS开关的源结点与输入端相连接,当信号电压大约是工作电压的一半时,导通电阻会达到一个最大值。MOS管的常规阈值电压大约是0.2V,但它会因背栅效应、工作环境温度降低、工艺条件存在偏差等增加到0.4V。这样一来,当工作电压为1V时,只有0.1V的电压能作为有效的栅电压。因此,一个MOS开关在低工作电压下不能得到足够低的导通电阻。其他问题还有因漏极电阻减小而导致放大器增益减小和噪声系数增加。90nmMOS晶体管的增益最多为10,与常规的0.35μmCMOS工艺相比,采用进一步按比例缩小特征尺寸的方法来设计高增益放大器显得更加困难。另外,还必须考虑VT失配的增加。但失配的增加程度不明显,而且还可以通过电路技术加以补偿。尽管存在以上问题和挑战,RFCMOS器件近几年的性能水平一直在稳步提高,只是相对于数字器件来说,其发展速度有所减缓。因为数字工艺技术已达到60nm、45nm,甚至32nm;研制水平更是达到了10nm,器件水平也达到了相当高的水平。3.2碳掺杂器件的工作原理在过去的几年里,SiGeHBT器件的性能有了长足的进步。2003年的ITRS也显示了SiGe双极器件的发展势头。SiGe双极器件性能水平的提高仍然与CMOS器件一样,得益于按比例缩小横行尺寸和纵向尺寸。双极晶体管的fT可以表示为fT=1/2πτf式中,τf是双极晶体管的渡越时间,它主要与晶体管的发射极电容和电阻、集电极的电容和电阻、基区宽度等相关。基区宽度纵向尺寸减小时,fT会得到显著提高。在传统的硅双极器件中,基区由离子注入形成,进一步减小基区宽度已达到极限,这是因为离子注入不能提供灵活的掺杂分布,它的掺杂分布是散漫的,注入的深度和峰值浓度不能两者兼顾。而SiGe的外延技术则可提供任意的基区掺杂分布。Ge合金可在基区中产生一电场,大大提高载流子通过基区的速度。最近,有研究人员增加了一道碳掺杂工艺,可以固定住先前的掺杂分布,以防止这些掺杂分布在后续工艺中被破坏。这些技术上的进步促进了基区宽度的进一步缩小,从而大大提高了fT。除了纵向尺寸缩小外,对发射极的宽度进行横向尺寸缩小也提高了SiGe器件的性能。虽然减小发射极尺寸不能直接影响fT,但它减小了功耗,提升了fmax,还减小了噪声。特别要提到的是噪声电阻,它是衡量噪声对源阻抗的灵敏度。放大器达到最大增益时的源阻抗不同于达到最低噪声时的源电阻,所以,一个低的噪声电阻就很容易同时达到低噪声和高增益。而双极器件比CMOS器件具有更低的噪声电阻,因此,即使它们具有相近的最小噪声系数,但双极器件所具有的较低的噪声电阻将使它比CMOS器件更容易实现低噪声高增益LNA。大信号性能和击穿电压是RF器件必须考虑的重要因素。对于发射电路来说,这两个因素更加重要,这是因为发射电路离不开驱动器和功率放大器。在这方面,SiGe器件的路线图比CMOS器件的路线图更有希望,因为每一代新的SiGe技术都有工作在更高电压下而呈现更高性能的器件。这一现象与CMOS器件形成鲜明对比,因为现代的CMOS器件只能通过减小电源电压来提高性能。每一代新技术随着电源电压的减小,使集成高电压大功率器件变得更加困难。而SiGe容易集成高电压器件是因为高速双极器件的集电极通常是实施灵巧的离子注入,从而获得尽可能高的速度。要做到这一点,起始点必须是具有相对轻掺杂背景的集电极。这样就很自然地制作出了高电压器件,而无需额外的集电极掺杂,通常情况下,也无需增加工艺步骤。通过优化这一轻掺杂集电极,在每个工艺技术节点上都可以得到恰当的电特性。SiGe得益于每次工艺技术节点因纵向尺寸和横向尺寸缩小而产生出高速器件,其fT、功率增益、线性度都有提高。因此,不增加工艺步骤而只做简单的优化工作,就可集成高电压双极器件,从而获得高性能的电路,也就是说,在每一个新的工艺技术节点上,集成在一起的高压器件和低压器件都能获得性能的提高。SiGe技术可以很容易地集成功率驱动器和功率放大器这一特点,将会继续扩大RFSiGeBiCMOS器件同RFCMOS器件的差距。总的说来,不管是RFSiGeHBT,还是RFCMOS,它们的性能水平都在持续提高;尽管这两种技术对RF技术的贡献有差异,但它们都会在通讯应用市场领域找到各自的用武之地。3.3宽带lna的开发Si基器件在通讯应用领域中的突出表现是低噪声放大器。十多年来,随着按比例缩小尺寸技术的不断发展,CMOS栅长越来越短,栅氧化层越来越薄,双极晶体管的基区厚度越来越薄,SiGe基区带隙工程的引入也大大减小了基区电阻。所有这些技术进步都显著提高了硅基器件的fT和fmax,它们的性能水平已能在1GHz以上与GaAs竞争,而十年前是很难与GaAs抗衡的。能与GaAs抗衡的硅基电路首先出自小信号应用,如LNA、混频器等。硅基LNA经过十多年的发展,已从早期的1GHz水平发展到目前的10GHz以上。在10GHz以下,电路各方面的性能水平已能与GaAs全面抗衡,其性能价格比甚至超过GaAs。目前,LNA在通讯系统中比较热门的应用是超高宽带标准(UWB)。美国联邦通讯委员会(FCC)于2002年2月批准了UWB标准,覆盖的频率范围从3.1~10.6GHz。UWB接收器与传统的RF接收器差别不大,一种典型的结构是按处理信号的顺序,依次为:(天线)→LNA→混频器→低通滤波器→LNA→ADC→DSP。其中,大多数电路可以利用现有的技术,但关键部分,如LNA、混频器等,必须重新开发。现行的RF系统使用了较窄带宽的LNA和混频器,不能使用在UWB中。先前的宽带LNA一般为混合电路板级设计水平,通常见于基站或雷达系统中,很难发现它们有芯片级的设计。LNA处于UWB无线电系统的前端,其作用非常关键。LNA必须在UWB所要求的整个带宽内维持良好而稳定的频带特性。其设计目标应满足:1)足够的增益,以便抵消后级,如混频器、低通滤波器、ADC等所产生的噪声;2)能适应大信号处理,即具有较低的失真和大的动态范围;3)在整个频带范围内能对输入源具备恰当的阻抗匹配,以保证最大的功率传输,从而改进噪声系数和线性度;4)低功耗。自UWB标准发布以来,研究人员开展了大量的研究工作,尝试了多种电路结构。分段式放大器可以达到最大的带宽,但噪声系数通常较高。在共基极输入的LNA和常规的旁路电阻反馈LNA中,也存在同样的问题。带电感负反馈的共射共基LNA虽然具有极低的噪声系数,但它只能在较窄的频带内与50Ω阻抗匹配。研究人员还采用了在LNA输入端布置片上LC阶梯滤波器的方法来提高带宽。但该方法也有一些缺点,包括芯片尺寸较大、电路集成度增加、噪声系数增加等。2004年,F.TOUATI等人采用0.35μmSiGeBiCMOS工艺,研制出性能参数指标全面符合UWB标准的LNA。在3.1~10.6GHz的频带内,增益达到3.8~15.5dB,噪声系数最大5.5dB,功耗仅为6.6mW。在UWB应用中,增益在整个频带内保持稳定比增益本身的大小更重要。这是因为增益的变化会导致信号失真,信号频谱分量在整个带宽内放大倍数不一样。通过调节放大器的偏置电流,可以优化放大器的增益平坦度,较理想的情况是8.7dB±0.8dB。该电路是同期UWBLNA中整体性能水平位居前矛的电路。2006年,LUYuan等人研制出更高水平的UWBLNA。他们采用的是目前世界上最先进的模拟集成电路工艺技术,即IBM公司的第二代SiGeBiCMOS工艺。这是一个商用SiGe技术平台,其特征尺寸为180nm,HBT的fT和fmax分别为120GHz和100GHz,BVCEO为2.0V。该工艺包含有效沟道长度为0.11μm的1.8V硅CMOS,整套无源元件,7层金属化,具有浅槽和深槽隔离,25%的峰值Ge含量,缓变UHV/CVD外延SiGe基区等。除了先进的工艺技术外,还对电路结构进行了精心设计。对以前共射共基放大器存在的问题,采用了一些技术手段;针对UWB应用要求,对电路进行了优化调试,具体技术措施有:1)在输入晶体管的基极和发射极之间增加一个旁路电容;2)输入端采用弱化的旁路电阻反馈;3)输出采用电感负反馈。电路经过优化后,达到了非常高的性能水平。该电路为集成了电感的单片集成电路,其中基极和发射极电感非常小,可以用线电感实现,而负载电感为螺旋电感,占用芯片面积较大。电路芯片总面积0.8mm×0.9mm。电路在3.3V电源下工作,偏置工作电流7.8mA。带宽为0.1~13.6GHz,大于UWB的带宽要求。在3.0GHz时,测得的最小噪声系数为1.8dB,在高频10GHz时,测得的噪声系数为3.1dB。该电路所达到的噪声系数水平是目前文献报道的UWBLNA的最高水平。3.4sigehbt器件硅基器件在小信号无线应用中取得了显著的成绩,在10GHz以下的无线应用领域,大有取代GaAs之势;但在大信号应用领域,如功率放大器等方面,却不太理想。近几年,随着CMOS器件、SiGe器件等性能水平的不断提高,硅基器件逐渐进入RF功率放大器等应用领域。早在20世纪90年代中期就已有硅基RF功率放大器的报道。SiGe器件方面,A.SCHUPPEN等人研制出1W1900MHzSiGe功率器件。CMOS方面,B.BALLWEBER等人研制出900MHzCMOS功率放大器。必须指出的是,在此之前,已有具有一定市场的LDMOS功率器件,但它不能采用标准的CMOS工艺技术,而且集成度也没有CMOS器件高,因此在系统集成方面有较大的局限性。近年来,CMOS和SiGeHBT功率放大器的工作频率已超过8GHz,SiGeHBT器件的输出功率达到250mW,CMOS器件达到15mW。在2.4GHz波段的无线应用中,已广泛采用硅CMOS功率放大