一种多级式结构的malabsimulink仿真模型

一种多级式结构的malabsimulink仿真模型

模数转换器广泛应用于仪表、通信、信号检测、处理、图像处理、多媒体成像和其他领域。将现实社会中的模拟量转换为易于处理的数字数量，几乎可以看到与模拟信号相关的电子产品的影子。不同领域对模数转换器的要求也不同,因此模数转换器的结构也相应不同。流水线结构由两步结构演化而来,由m级flashADC构成。每级包含采样保持、子ADC、子DAC、减法器、余量放大器等,从高位到低位依次算出数字转换码。由于每级都有采样保持电路,各级可以同时工作,大大提高了转换速度。采用RSD(RedundantSignedDigit)、平均技术、校准技术等可以获得较高的精度。目前常用的结构有9级每级2bit的结构,4级每级4bit的结构等。然而,由于9级每级2bit的结构的各级的精度比较低,受级间转换误差(增益误差、子ADC误差、子DAC误差)的影响比较比较大。如果采用每级高精度的结构则需要较大的功耗。例如每级4bit的结构,每一级需要15个比较器。本文针对以上的矛盾设计了一种新的结构,在这种结构中第一级采用了3bit的结构,其它的7级则采用每级2bit的结构。由于首级具有3bit的精度,对级间误差可以达到较好的抑制,而相对于9级每级2bit的结构只是多了3个比较器在功耗上也相对较低。1皮艇模型的构建1.1动态关于图像显示结构ADC的每一级都采用2bit是一种常见的结构,这种结构有两个主要的优点:①每一级的放大器都具有很宽的带宽,大的反馈系数通常可以减少建立时间(较小的时间常数),这就意味着每一级都可以有较快的速度;②由于数字纠错系统可以减小比较器所需的偏移量,这种结构在比较器中不需要预放(preamplifier),因而这种结构具有较小的功耗。但是,这种结构的一个主要的缺点就是需要较多的级数,这就使这种结构对级间的匹配要求比较高。这种结构需要额外的校正电路,从而产生了更多的死区。对于每级具有多位(大于2bit)的结构,系统的整体精度及级间转换误差的抑制能力都有所提高,它具有以下几个优点:①对放大器的增益和建立时间没有十分严格地要求,增益误差对这种结构的精度的影响相对较低,这就意味着可以利用较低功耗结构的放大器来实现此结构;②由于KT/C噪声较低,电容匹配误差相对较小,这种方法可以有效地减小电容的大小,也就使功耗进一步降低;③输入参考噪声将会减小,这是由于从下一级反馈的噪声将会被高增益的放大器所隔离,对本级的影响会大大减少;尽管如此,这种方法也有明显的不足。首先,由于每级的位数的增加使每级内部的放大器的反馈系数减小,从而具有较大的时间常数。其次,当某一级的位数超过4bit,在比较器中就需要加上预放,而预放的加入会使整个ADC的功耗增加。最后,每级多位的结构将会增加比较器的数量。这会增加寄生的电容,放大器也必须去驱动这些寄生电容负载,这就会增加了整体的功耗。1.2单元结构及参数化设计基于以上的理论本文对提出的首级3bit共8级的结构进行建模。利用的工具是MATLAB/Simulink。Simulink软件包的特色在于:①实现可视化建模。在Windows视窗下,用户通过简单的鼠标抓取操作就可以建立直观的系统模型,并进行仿真。②实现了多工作环境间文件互用和数据交换,具有方便、直观和灵活的优点,因此Simulink软件包是对PipelineADC进行建模的强有力工具。3bit单元的输入输出关系如式(1)所示,其中vin为输入信号,vout为输出信号,vref为参考电平(在系统仿真中我们设参考电平的大小为1)。vout=⎧⎩⎨⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪4⋅vin−3⋅vref(vin>58⋅vref)4⋅vin−2⋅vref(58⋅vref>vin>38vref)4⋅vin−1⋅vref(38⋅vref>vin>18vref)4⋅vin(18⋅vref>vin>−18⋅vref)4⋅vin+1⋅vref(−18⋅vref>vin>−38vref)4⋅vin−2⋅vref(−38⋅vref>vin>−58vref)4⋅vin+3⋅vref(−58⋅vref>vin)(1)vout={4⋅vin-3⋅vref(vin>58⋅vref)4⋅vin-2⋅vref(58⋅vref>vin>38vref)4⋅vin-1⋅vref(38⋅vref>vin>18vref)4⋅vin(18⋅vref>vin>-18⋅vref)4⋅vin+1⋅vref(-18⋅vref>vin>-38vref)4⋅vin-2⋅vref(-38⋅vref>vin>-58vref)4⋅vin+3⋅vref(-58⋅vref>vin)(1)根据上式我们可以得到3bit单元整体的结构如图1所示。整个结构包括一个零阶保持单元,一个3bit的子ADC单元(图2),一个3bit的DAC单元(图3),一个4倍增益的信号放大器以及一个求和单元。本单元输出了的残差信号送往下一级,三位数字信号送往数字纠错单元。以下来构建系统的模型,这种结构的PipelineADC除了包括8级的数字转换单元外还包括数字纠错单元,数字纠错技术是流水线ADC常采用的技术。由于比较器存在失调,可能导致某级流水线的模拟输出超出输入的量程范围,因此会导致失码,通过降低余量放大器的增益,即Gain<2,能够使模拟输出仍然在量程范围内,提高对失调的冗余度。根据以上原理搭建的系统模型如图4所示。2子adc误差、子调误差流水线结构中系统级最主要的误差来源就是级间转换误差,包括增益误差、子ADC误差、子DAC误差等。以下我们对9级每位2bit结构10bit的ADC,改进后8级首级3bit结构的10bitADC以及4bit首级结构的ADC级间转换误差进行比较。2.1不同次级增益滤波器的失码率对比当余量放大器的实际增益与理想增益不等时,就会出现增益误差。在输入端加入一个F(x)=x的斜变信号,频率为50kHz,然后分别把模型中的余量增益放大器的增益提高15%,可以得到3种结构的输出结果以及理想情况下的输出结果。从图5中可以看出随着首级位数的增加输出的结果越来越接近理想的结果,这也说明了失码率逐渐的减小。这是由于首级的位数的提高使数字输出的高位的抗干扰程度增加了,因此整个系统的精度也提高了。2.2两个比较配合的错误子ADC误差主要指的是比较器的误差,主要来自比较电平的偏移、比较器自身的一些失调以及对两个比较接近的信号做出的错误判断等。测试的时候在输入端加入一个F(x)=x∈(-1,1)的斜变信号,采样的频率为50kHz,然后把比较器的比较电平增加0.03V,由于数字纠错单元的存在,整个系统的数字输出并没有出现失码的现象和图5的理想情况下的结果相同。2.3基准源下的转换子DAC的误差主要是由于基准电源的不稳定,以及开关的延迟等造成其输出模拟电平的偏移。输入端加入一个F(x)=x∈(-1,1)的斜变信号,采样的频率为50kHz,接着把子DAC中的每个基准源的电压都增加0.1V,可以得到3种结构的数字输出。从图6可以看出随着首级位数的增大曲线逐渐向左平移,从与x轴的交点可以看出3bit首级的起点位于4bit结构和2bit结构的中间,在起点的失码情况位于二者之间,但是由于位数越高基准源所需的精度也越高,所以在相同的基准源下转换过程中3bit会产生相对较多的失码。在设计过程中首级位数较多的结构需要要求严格的基准源。2.4fft分析后输出的信号在输入端加入一个频率为10MHz幅度为0.9V的正弦信号,采样频率为40MHz,采样1024个点并把信号输入到pipelineADC模块,并把输出的数字信号进行FFT分析,可以得出信号的时域和频域曲线(图7)以及系统的动态参数:SNR=60.6,SNDR=60.58,SFDR=82.177。经过式(2)的计算可以得到此系统的等效位数为9.78位。N=(SNR-1.76)/6.02(2)3带矫正电路的面板设计在集成电路的设计中,版图的设计的好坏对整个芯片的实现的会产生很大的影响,所以在系统的设计中应该考虑到版图设计。在设计原理中已经提到,由于每级2bit结构的模型级数比较多,使得在版图设计的过程中,对级间匹配的要求相对于多位结构要高很多。对于上述问题我们可以采用“可行性对称”的版图布局方式以及添加矫正电路的方法来解决。在每级3bit以及4bit结构中,与2bit结构相比需要更多更精确的比较电平,但是基准源存在的误差以及导线的电阻会使比较电平偏移从而引起ADC的误差。在子ADC的实现中可以采用开关电容比较器来减小这种误差,这种比较器利用电容来存储差分电压,通过时钟的变化控制控制电容电荷的转移以实现信号的差分比较。为了减小电容相对匹配误差对整个电路精度的影响,在版图布局时,尽量采用一维