DSP专业知识讲座

五、主机接口

功能构造1第1页HPI‘542、’545和’548器件具有主机接口(HPI)。HPI是8位并行接口，用于与作为’54x器件主机通讯。主机和’54x之间交换信息时都通过主机接口访问’54x片内存放器来实现。对主机而言，主机接口作为外设，主机控制HPI方便主机操作。主机通过’54x不能直接访问地址和数据寄存器、HPI控制寄存器和使用外部数据与接口控制信号与HPI通讯（参见图8－8）。主机和’54x度能够访问HPI控制寄存器。2第2页’54x用8位方式接收HPI16位数据，然后合成为16位数据。当主机传送一种数据给HPI寄存器，HPI控制逻辑利用’54x片内DARAM一种2K字存放器块来完成传输（接收数据）。然后’54x通过访问它自己存放器空间得到数据。HPIRAM也能够用作为通用双操作数据或程序RAM。3第3页HPI有两种工作模式：分享模式（SAM）和主机模式（HOM）。分享模式是一种常规工作模式，’54x和主机都能够访问HPI存放器。主机非同步访问在主机接口内同步化，假如主机与’54x同步访问HPI存放器产生了冲突，则主机优先访问，’54x延时一种周期访问。在主机模式，只有主机能够访问HPI存放器，而’54x处于复位状态，或处于所有内部时钟和外部时钟都停顿省电模式IDLE2。因此，只有主机能访问HPI存放器而’54x处于最低功耗。4第4页HPI支持主机高速次序主机访问。在分享模式，HPI能够以每5个CLKOUT周期一种字节速度，即64Mbps与’54x通讯，此时’54x工作在CLKOUT为40MHz时钟频率上。按HPI设计能够取得最高带宽，通讯速度为Fd×n/5，其中Fd是’54xCLKOUT频率，n是每次外部操作主机周期数。因此，40MHz频率工作’54x在n＝3（或4）时，主机频率可高达32(或24)MHz而无需等候状态。在主机模式，主机可支持速度更高次序模式，每50ns一种字节速度，即160Mbps。此时与’54x时钟无关。5第5页主机接口基本功能外部主机接口由一种8位数据总线和用于设置和控制接口控制信号线组成。HPI很容易与多种主机相连，需要很少、甚至不需要外加接口逻辑。8位数据总线用于与主机交换信息。由于’54x构造是16位，所有与主机通讯数据都是由2个连续字节组成。由HBIL引脚批示正在传输数据是否为第一种字节。内部控制寄存器有一位用于确定是把第一种字节还是第二个字节放在16位字高位。在HPI进行操作时，主机不能从中间打断第一种字节和第二个字节，不然，数据将会丢失，产生不可估计成果。6第6页两个控制信号HCNTL0和HCNTL1用于批示访问哪一种HPI内部寄存器和访问寄存器类型。这两个信号与控制信号HBIL都是由主机地址总线对应位来驱动。主机使用HCNTL0和HCNTL1来指定所访问HPI控制寄存器HPIC或HPI数据寄存器HPID。也能够用地址自动增加方式访问数据寄存器HPID。地址自动增加方式为读取或写入连续数据块提供了方便。在地址自动增加方式中，每读取一种数据之后，HPIA后加一；而每写入一种数据之后，HPIA先加一。在写入HPIC时，主机能够中断’54x，而’54x能够通过输出去中断主机。主机用写入HPIC方式来响应’54x和清除。7第7页两个数据选通信号/HDS1和/HDS2、读/写选通信号HR/W以及地址选通信号/HAS使HPI很容易与工业标准主机接口而只需要很少外加逻辑、甚至不需要外加接口逻辑。HPI能够通过多种方式与主机接口：多路地址/数据总线，分离地址和数据总线，一种数据选通和一种读/写选通信号，或两个分离读写选通信号。HPI有一种信号引脚叫做HRDY，它是HPI准备好信号，用于主机插入一种等候状态，使操作延时一种周期。假如从’54x得到HRDY信号不能满足主机定期要求，这个信号能够用外部逻辑重新同步。在‘54x采取不一样频率，或者主机用比分享模式更加快速度（最高达主机模式操作速度）操作时，HRDY信号尤其有用。在这两种情况中，HRDY引脚能够很方便地自动调整主机访问速度以与适应‘54x时钟速度或切换HPI模式。8第8页作为HPI基本使能输入，/HDS1和/HDS2信号一起控制HPI数据传输；然而，假如需要，也能够变化这些信号功能。由于能够使能HRDY、只要为高电平HRDY就保持高电平，假如用取代和来控制HPI操作周期，HRDY信号也要受影响。这些信号等效输入电路如下：HDS1HDS2HCS内部选通信号9第9页这表白，采样HCNTL0/1、HBIL和HR/（不使用信号时）内部选通信号是由这三个信号产生。因此,、和这三个信号最后出现是实际控制对HCNTL0/1、HBIL和HR/信号采样。由于和信号是异或关系，它们同步为低电平并不能产生使能信号。当使用/HAS采样HCNTL0/1、HBIL和HR/W信号时，能够在操作周期中更早地除去这些信号，有更多时间把总线状态从地址转向数据，有助于多路切换式地址和数据总线形式。在此类系统中，一般都有ALE信号，能够把ALE接到。10第10页两个控制信号HCNTL0和HCNTL1用于批示访问哪一种HPI内部寄存器和访问寄存器类型。这两个引脚状态用来选择访问HPI地址寄存器HPIA，或HPI数据寄存器HPID，或HPI控制寄存器HPIC。地址寄存器HPIA作为HPI存放器指针；控制寄存器HPIC包括控制传输位和传输状态位；数据寄存器HPID内容为实际传输数据。另外，也能够用地址自动增加方式访问数据寄存器HPID。11第11页在’54x器件片内，HPI存放器是2K×16位DARAM存放器块，地址为从1000h至17FFh，能够在数据存放器空间，也能够在程序存放器空间，取决于OVLY位状态。从主机接口方面看，能够从地址0000h至7FFh处访问HPI2K字存放器；然而，只要HPIA低11位为0开始地址都能够访问到这块存放器。例如，HPI存放器第一种字，在’54x数据空间地址为1000h，只要HPIA值为下列数据之一，主机就能够访问到：0000h，0800h，1000h，1800h，......F800h。地址自动增加方式为访问HPI存放器连续数据块提供了方便。在地址自动增加方式中，每读取一种数据之后，HPIA后加一；而每写入一种数据之后，HPIA先加一。因此，假如在地址自动增加方式中写HPI存放器中第一种字，由于HPIA必须先加一，因此HPIA中必须先装入下列值之一：07FFh，0FFFh,17FFh,......FFFFh。12第12页（1）HPI存放器（DARAM）（2）HPI地址寄存器（HPIA）（3）HPI数据锁存器（PHID）（4）PHI控制寄存器（HPIC）（5）PHI控制逻辑工作过程CPU存放空间访问主机数据寄存器HPID主机地址寄存器HPIA外部主机外部控制信号13第13页HPI两种工作方式

（1）共用寻址方式（SAM）（2）仅主机寻址方式（HOM）

HPI存放器

主机

CPU

HPI存放器

主机

CPU

14第14页HPI与主机连接

15第15页HPID与DARAM存放器关系HPIA寄存器对寻址影响HPIC控制寄存器各位设置

16第16页对HPI寻址过程

HPI中断过程主机HPI中断写DSPHINTHCNTL0HCNTL100、10、11HPIC17第17页2.6串行口

标准同步串行口（SP）缓冲同步串行口（BSP）多路缓冲串口（McBSP）时分多路串行口（TDM）

当缓冲串行口和时分多路串行口工作在标准方式时，它们功能与标准串行口相同

串行口分类18第18页一、标准串口SP

19第19页1.串行口组成16位数据接收寄存器（DRR）数据发送寄存器（DXR）接收移位寄存器（RSR）发送移位寄存器（XSR）控制电路20第20页标准串口SP特点

可有多种互相独立标准同步串口发送和接收是双向缓冲2个存放器映像寄存器用于传送数据每个口有时钟、帧同步脉冲以及串行移位寄存器能够按8位字节或16位字节转换能够产生自己可屏蔽收发中断能够工作在任意时钟频率上标准串行口最高工作频率是CLKOUT1/4。21第21页串行口连接办法

数据发送工作过程

数据接收工作过程22第22页2．串行口控制寄存器

功能控制位作用

23第23页3.标准串口SP使用

STM#0038H，SPC；串口初始化STM#00C0H，IFR；清除挂起串口中断AND#00C0H，IMR；使能中断RSBXINTM；使能全局中断STM#00F8H，SPC；开始串口传输STMDATA1，DXR；写第一种数据到DXR

24第24页二、缓冲串行口（BSP）

特点

缓冲串行口6个寄存器控制扩展寄存器BSPCE数据接收移位寄存器BRSR数据发送移位寄存器BXSR

数据接收寄存器BDRR数据发送寄存器BDXR控制寄存器BSC

25第25页1．串行口组成

BDRBCLKRBFSRBCLKXBFSXBDXBRINTBMINTBXINTC54x内存界面自动缓冲单元ABU控制XRDYRRDYBXINTBMINTBRINTBDXRBSPCEBXSRBRSR串口控制逻辑BSPCBDRR中断控制C54xCPU界面中断逻辑161126第26页2．缓冲串行口工作模式

（1）缓冲串行口标准模式(表2-16)（2）缓冲串行口增强模式

可编程串口时钟选择时钟帧同步信号正负极性可选10、12位字长允许忽视同步信号或不忽视。新增功能

BSPCEBRE控制模式转换27第27页3．自动缓冲单元ABU可独立于CPU自动完成控制串口与固定缓冲内存区中数据交换。功能组成地址寄存器AXR块长度发送寄存器BKX地址接收寄存器ARR块长度接收寄存器BKR串口控制寄存器BSPCE

特点28第28页ABU完成对缓冲存放器存取；工作过程中地址寄存器自动增加，直至缓冲区底部。究竟部后，地址寄存器内容恢复到缓冲存放器区顶部；假如数据到了缓冲区二分之一或底部，就会产生中断，并刷新XH/XL；假如选择严禁自动缓冲功能，当数据过半或达到缓冲区底部时，ABU会自动停顿缓冲功能。工作过程

29第29页循环寻址原理

装载BKX/R确定缓冲区长度，装载ARX/R给出2K字缓冲区基地址和缓冲区数据起始地址实现初始化。BKX/R从高位至低位方向第一种1位置N位将ARX/R分为ARH和ARL两部分，缓冲区顶部地址（TBA）由高位为ARH，而低位为N+1个0组成数定义。缓冲区底部地址（BBA）由ARH和BKL-1决定。而目前数据缓冲区位置由ARX/R内容决定。如图所示。ARX/R内容会伴随每一次访问继续增加直至到下一种允许缓冲区开始地址。然后在后续存取操作中，作为更新循环缓冲开始地址，新ARX/R内容用来进行正确循环缓冲地址计算。

30第30页循环寻址示意图BKX/RARX/RARHARL0…01…BBATBA缓冲区目前位置ARHBKLARHBKL>>1ARH0…0下半部开始缓冲区顶部上半部分缓冲区底部下半部分31第31页三、时分多路串行口（TDM）

功能

非TDM方式=标准串口TDM方式当TSPCTDM=1

工作方式相关寄存器TDM数据接收寄存器TRCVTDM数据发送寄存器TDXRTDM串口控制发送寄存器TSPCTDM通道选择寄存器TCSRTDM发送/接收地址寄存器TRTATDM接收地址寄存器TRADTDM数据接收移位寄存器TRSRTDM数据发送移位寄存器TXSR

32第32页C54xTDXTDRTFSXTFSRTCLKXTCLKR器件0器件1器件7……TDM时分多路串口连接33第33页2.7流水线构造流水线操作在执行多条指令时，将每条指令预取指、取指、译码、寻址、读取操作数、执行等阶段，相差一种阶段地重合地执行。流水线操作长处一条k段流水能在k+（n-1）个周期内处理n条指令。其前k个周期用于完成第一条指令，其他n-1条指令执行需要n-1个周期。而非流水处理器上执行n条指令则需要nk个周期。当指令条数n较大时，可以为每个周期内执行最大指令个数为k。34第34页预取指P取指F译码D寻址A读取操作数R执行X流水线操作

在第一种机器周期用PC中内容加载PAB

在第二个机器周期用读取到指令字加载PB。

第三个周期用PB内容加载指令寄存器IR，对IR内指令进行译码，产生执行指令所需要一系列控制信号。35第35页预取指P取指F译码D寻址A读取操作数R执行X流水线操作

用数据1读地址加载DAB，或用数据２读地址加载CAB，修正辅助寄存器和堆栈指针。读数据1加载DB，或读数据2加载CB；用数据3写地址加载到EAB，方便在流水线最后一级将数据送到数据存放空间。

执行指令，或用写数据加载EB。36第36页加载PAB从PB读取指（单周期）执行读但操作数指令 例如：LD*AR1,A加载DAB从DB读预取指P取指F译码D寻址A读数R执行/写数X预取指P取指F译码D寻址A读数R执行/写数X37第37页预取指P取指F译码D寻址A读数R执行/写数X加载DAB和CAB从DB和CB读执行双操作指令例如：MAC*AR2+,AR3,A执行写单操作数指令例如：STHA,*AR1预取指P取指F译码D寻址A读数R执行/写数X加载EAB写至EB38第38页预取指P取指F译码D寻址A读数R执行/写数X加载EAB写至EB执行写双操作数指令例如：DSTA,*AR1执行读单操作数和写单操作数例如：STA,*AR2 ||LD*AR3,B预取指P取指F译码D寻址A读数R执行/写数X加载DAB从DB读出加载EAB写至EB预取指P取指F译码D寻址A读数R执行/写数X加载EAB写至EB39第39页空转挥霍周期1．延迟分支转移流水线图无延迟流水线分支转移问题地址指令a1，a2Bb1这是一种四周期、二字分支指令a3i3这是任意一周期、一字指令a4i4这是任意一周期、一字指令......b1j1例3-740第40页分支转移指令流水线图用分支转移指令地址a1加载PAB

取得双字分支转移指令取得双字分支转移指令41第41页分支转移指令流水线图i3和i4指令取指。由于这两条指令处于分支转移指令背面，虽然已经取指，但不能进入译码级，且最后被丢弃分支转移指令进入译码级用新值b1加载PAB42第42页分支转移指令流水线图j1指令取指双字分支转移指令进入流水线执行级

执行j1指令

双字分支转移指令进入流水线执行级

由于i3和i4指令是不允许执行，因此这两个周期均花在分支转移指令执行上。43第43页允许跟在延迟分支转移指令之后两条单字或一条双字指令能够被执行

延迟分支转移注意1.延迟操作指令背面只有两个字空隙，因此不能在此空隙中安排任何一类分支转移指令或反复指令；2.在CALLD或RETD空隙中还不能安排PUSH和POP指令。3.延迟操作指令比它们非延迟型指令要快，在调试延迟型指令时，直观性稍差某些，因此希望在大多数情况下还是采取非延迟型指令。44第44页例3-8在完成R=（x+y）*z操作后转至next。能够分别编出如下两段程序：利用一般分支转移指令B利用延迟分支转移指令BDLD@x，ALD@x，AADD@y，AADD@y，ASTLA，@sSTLA，@sLD@s，TLD@s，TMPY@z，ABDnextSTLA，@rMPY@z，ABnextSTLA，@r（共8个字，10个T）（共8个字，8个T）在空闲随后两周期中执行下两条指令

45第45页XCn，cnd[，cnd[，cnd]

假如条件满足，则执行下面n（n=1或2）条指令，不然下面n条指令改为执行n条NOP指令。

2．条件执行指令流水线图条件执行指令XC

有下列程序：地址指令a1i1a2i2a3i3a4XC2，conda5i5a6i646第46页条件执行指令流水线图XC指令地址a4加载到PAB取XC指令操作码求解XC指令所要求条件。假如条件满足，则背面指令i5和i6进入译码级并执行；不然不对i5和i6指令译码。47第47页1.XC是一条单字单周期指令，与条件跳转指令相比，具有迅速选择其后1或2条指令是否执行长处；2.XC指令在执行前2个周期就已经求出条件，假如在这之后到执行前变化条件（如发生中断），将会造成无盼望成果。3.要竭力避免在XC指令执行前2个周期变化所要求条件。4.并没有要求XC指令后一条或两条指令必须是单周期指令。注意48第48页CPU在单个周期内两次访问双寻址存放器3．双寻址存放器流水线冲突流水线冲突原因不会产生流水线冲突情况（1）在单周期内允许同步访问DARAM不一样块。（2）当流水线中一条指令访问某一存放器块时，允许流水线中处于同一级另一条指令访问另一种存放器块。（3）允许处于流水线不一样级上两条指令同步访问同一种存放器块。

49第49页是利用一次访问中对前、后半个周期分时进行访问缘故。CPU能够在单周期内对DARAM进行两次访问而不冲突

对PAB/PB取指利用前半周期对DAB/DB读取第一种数据利用前半周期对CAB/CB读取第二个数据利用后半周期对EAB/EB将数据写存放器利用后半周期50第50页

预取指取指译码寻址读数执行/写数读PB取指令字预取指取指译码寻址读数执行/写数读DB执行读单操作数指令预取指取指译码寻址读数执行/写数读DB读CB执行读双操作数指令51第51页预取指取指译码寻址读数执行/写数写EB执行写单操作数指令预取指取指译码寻址读数执行/写数写EB执行写双操作数指令预取指取指译码寻址读数执行/写数读DB写EB执行读单操作数和写单操作数指令预取指取指译码寻址读数执行/写数写EB52第52页1.同步从同一存放器块中取指和取操作数（都在前半个周期）；2.同步对同一存放器块进行写操作和读（第二个数）操作（都在后半周期）。处理冲突措施人为合理安排指令，错开访问时序

CPU通过写操作延迟一种周期，或者通过插入一种空周期措施，自动地处理CPU同步访问DARAM同一存放器块也许会发生时序上冲突。53第53页从DARAM块中同步取指和取操作数冲突延迟一种周期54第54页4．处理流水线冲突办法（1）也许发生流水线冲突情况

1)辅助寄存器（AR0～AR7）。2)反复块长度寄存器（BK）。3)堆栈指针。4)暂存器（T）。5)处理器工作方式状态寄存器（PMST）。6)状态寄存器（ST0和ST1）。7）块反复计数器（BRC）。8）存放器映象累加器（AG、AH、AL、BG、BH、BL）。55第55页流水线冲突情况分析56第56页发生流水线冲突例子

在流水线执行阶段进行写操作在流水线寻址阶段生成地址

冲突无等候周期问题

处理数据未准备好57第57页发生流水线冲突例子

在流水线执行阶段进行写操作读数阶段将常数10写到AR1

冲突同步利用E总线CPU自动地将STM写操作延迟一种周期

在流水线寻址阶段生成地址

新冲突数据未准备好处理58第58页发生流水线冲突例子

STLM指令背面插入一条NOP指令在流水线执行阶段进行写操作读数阶段将常数10写到AR1在流水线寻址阶段生成地址

E总线错开处理数据准备好处理59第59页4．处理流水线冲突办法（2）用等候周期表处理流水线冲突

等候周期表给出了对存放器映象寄存器以及ST0、ST1、PMST控制字段进行写操作多种指令所需插入等候周期。对双字或三字指令，都会提供隐含保护周期。利用这些指令提供隐含保护周期，有时能够不插NOP指令。60第60页控制字段不插入插入1个插入2个TSTM#1k，TMVDKSmem，TLDSmem，TLDSmem，T‖ST所有其他存放指令包括EXP

ASMLD#k5，ASMLDSmem，ASM所有其他存放指令

DPCPL=0LD#k9，DPLDSmem，DP

STM#lk，ST0ST#lk，ST0所有其他存放指令插入3个SXMC16FRCTOVM

所有存放指令包括SSXM和RSXM

A或B

修改累加器然后读MMR

在RPTB[D]前读BRCSTM#lk，BRCST#lk，BRCMVDKSmem，BRCMVMDMMR，BRC所有其他存放指令

SRCCD（在循环中）

见说明4等候周期表161第61页例3-11利用表3-8等候周期表1选择插入NOP数。SSBXSXMNOPLD@x，B由于LD@x，B是一条单字指令，不提供隐含保护周期。根据表3-8等候周期表1，应当在SSBXSXM指令后插入一条NOP指令。而SSBXSXMLD*（x），B由于LD*（x），B是一条双字绝对寻址指令，它隐含一种等候周期，故SSBX指令就不要再插NOP指令了。ST1第8位SXM＝0严禁符号位扩展SXM＝1允许符号位扩展62第62页例3-12利用隐含等候周期处理流水线冲突。LD@GAIN，TSTM#input，AR1MPY*AR1+，A例3-13 利用表3-8等候周期表3插入NOP周期处理流水线冲突。STLMB，AR2NOPSTM#input，AR3MPYAR2+，*AR3+，ALD中写T和STM中写AR1要用到E总线，由于STM是一条双字指令，隐含一种等候周期，故对于AR1来说，等候周期为0。STM中写AR3要用到E总线，会与STLM中写AR2用E总线相冲突，查表3-8等候周期表3控制字段为AR3，STLM指令后应插入2个NOP，但由于下条指令STM隐含1个等候周期，故只需要插入一条NOP指令。63第63页中断操作

中断系统是为计算机系统提供实时操作、多任务和多进程操作关键部件。中断信号：

由外设向CPU传送数据硬件设备产生

由外设向CPU提取数据硬件设备产生

由定期器产生第九节中断处理

64第64页中断操作

当CPU响应中断时，将临时停顿目前程序执行，而去执行中断服务程序。

中断系统：

软件中断

硬件中断

——

由程序指令产生中断。

如：INTR、TRAP或RESET。

——由外围设备信号产生中断。

硬件中断

受外部中断口信号触发外部硬件中断

受片内外设电路信号触发内部硬件中断

65第65页中断操作

无论是软件中断还是硬件中断，’C54x中断都能够提成两大类。

①

可屏蔽中断

②

非屏蔽中断

1.可屏蔽中断

可用软件设置来屏蔽或开放中断。

VC5402共有13个可屏蔽中断：INT3~INT0——外部中断

BRINT0、BXINT0BRINT1、BXINT1——串行口中断

TINT0、TINT1——定期器中断

DMAC4、DMAC5——DMA中断

HPINT

——HPI中断

66第66页中断操作

不能屏蔽中断。

’C54x非屏蔽中断包括所有软件中断和外部硬件中断（RS和NMI）。

2.非屏蔽中断

RS：

是一种对’C54x所有操作方式产生影响

非屏蔽中断。

NMI：

不会对’C54x任何操作方式产生影响。当中断响应时，所有其他中断将被严禁。

67第67页2.7.4中断操作

当同步有多种中断出现时，’C54x将按照中断优先级别高低对它们进行中断响应。VC5402中断源和优先级中断序号

中断名称

中断地址

中断优先级

功能

0RS/STIRN00H1复位(硬件和软件复位)

1NMI/SINT1604H2不可屏蔽中断

2SINT1708H——软件中断#17

3SINT180CH——软件中断#184SINT1910H——软件中断#195SINT2014H——软件中断#206SINT2118H——软件中断#217SINT221CH——软件中断#2268第68页VC5402中断源和优先级中断序号

中断名称

中断地址

中断优先级

功能

8SINT2320H——软件中断#239SINT2424H——软件中断#2410SINT2528H——软件中断#25

11SINT262CH——软件中断#2612SINT2730H——软件中断#2713SINT2834H——软件中断#2814SINT2938H——软件中断#2915SINT303CH——软件中断#3069第69页VC5402中断源和优先级中断序号

中断名称

中断地址

中断优先级

功能

16INT0/SINT040H3外部顾客中断#017INT1/SINT144H4外部顾客中断#118INT2/SINT248H5外部顾客中断#219TINT0/SINT34CH6内部定期器0中断20

BRINT0/SINT4

50H7缓冲串口McBSP0接收中断

21

BXINT0/SINT5

54H8缓冲串口McBSP0发送中断

22保存(DMAC0)/SINT658H9保存(默认)或DMA通道0中断，由DMPREC寄存器选择70第70页VC5402中断源和优先级中断序号

中断名称

中断地址

中断优先级

功能

23

TINT1(DMAC1)/SINT7

5CH10内部定期器1中断(默认)或DMA通道1中断，由DMPREC寄存器选择24INT3/SINT8

60H11外部顾客中断#325

HPINT/SINT9

64H12HPI中断26BRINT1(DMAC2)/SINT10

68H13缓冲串口McBSP1接收中断(默认)或DMA通道2中断，由DMPREC寄存器选择

27BXINT1(DMAC3)/SINT116CH14缓冲串口McBSP1发送中断(默认)或DMA通道3中断，由DMPREC寄存器选择

71第71页VC5402中断源和优先级中断序号

中断名称

中断地址

中断优先级

功能

28

DMAC4/SINT12

70H

15DMA通道4中断29

DMAC5/SINT13

74H16DMA通道5中断

HPINT/SINT9

78H~7FH——保存72第72页二、中断标志寄存器（IFR）和中断屏蔽寄存器（IMR）

中断标志寄存器：功能、设置、清除中断屏蔽寄存器：功能、设置、开放73第73页三、中断处理过程（1）接收中断祈求（2）响应中断（3）执行中断服务程序四、实现中断有关问题（1）中断向量地址计算

74第74页中断向量地址计算举例复位后初始地址计算（1）取IPTR值（2）查表2－25得中断向量序号（3）将十六进制中断向量序号左移2位（4）将（1）与（3）相加得中断向量地址75第75页76第76页IPTR=111111111+K=0000000

1111

1111

1000

0000FF80h故硬件复位后开始地址为0FF80h。IPTR=000000001+K=0000000

0000

0000

1000

00000080h此时中断向量被移到从0FF80h单元开始处。77第77页（2）外部中断响应时间响应时间＝采样时间＋查询时间＝1＋2≥3个完整机器周期外部中断时间基本上在3～8个机器周期之间。（3）外部中断触发方式电平触发边缘触发

78第78页第八节复位与省电使C54x进入一已知状态最少保持2个时钟周期低电平复位后为高电平假如MP/=0，则处理器从片内ROM开始执行程序，不然，它将从片外程序存放器开始执行程序。一、复位和IDLE3省电工作方式1．复位操作

功能79第79页处理器复位操作包括1)置IPTR＝1FFh。2)置MP/位为引脚MP/电平。3)置PC＝FF80h4)将FF80h加到PA。5)置数据总线为高阻、控制线为无效状态。6)产生中断响应信号。7)置ST1INTM＝1，关闭所有可屏蔽中断。8)IFR清0。9)产生同步复位信号（），外围电路初始化。10)将对应状态位置成初始值。80第80页2．外部总线复位定期图

复位两阶段低电平后高电平后81第81页3．“唤醒”IDLE3省电方式定期图

82第82页省电和保持方式

在这种方式下，CPU除了时钟外所有工作都停顿。但外设电路能够继续工作，CLKOUT引脚保持有效。

可用IDLE1指令，使CPU进入闲置方式1状态。

用唤醒中断来结束CPU闲置方式1。1.闲置方式1（IDLE1）

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这种方式能够使片内外设和CPU停顿工作，系统功耗有显著减少。

可用IDLE2指令进入闲置方式2。

结束时，不能采取闲置方式1办法，可用外部中断结束闲置方式2。2.闲置方式2（IDLE2）

其办法：用一种10ns窄脉冲加到外部中断引脚