微机原理及接口技术半导体存储器

微机原理及接口技术半导体存储器1第1页，课件共61页，创作于2023年2月6.1半导体存储器简介6.1.1现代微机系统的存储器层次结构存储器是用来存储信息的部件。存储器的三级结构:Cache容量小(几百K）,速度与CPU相当主存容量大（256MB、512MB)，速度比Cache慢外存容量大(40、80GB），速度慢主存快存外存CPU快存位于CPU与主存之间！2第2页，课件共61页，创作于2023年2月6.1.2半导体存储器的分类:按制造工艺分类双极型：速度快、集成度低、功耗大MOS型：速度慢、集成度高、功耗低按使用属性分类随机存取存储器RAM：可读可写、断电丢失

(RandomAccessMemory)

只读存储器(ReadOnlyMemory)：正常只读、断电不丢失6.1半导体存储器简介3第3页，课件共61页，创作于2023年2月

双极型

RAM静态动态掩膜ROMROM可编程PROM

可擦写EPROMRAM种类双极型RAMMOSRAM静态RAM（SRAM）速度快,集成度低动态RAM（DRAM）速度慢,集成度高6.1半导体存储器简介半导体存储器MOSE2PROMFlashMemory4第4页，课件共61页，创作于2023年2月ROM种类掩膜ROM：信息制作在芯片中，不可更改PROM：允许一次编程，此后不可更改EPROM：用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程EEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写FlashMemory（闪存）：能够快速擦写的EEPROM，但只能按块（Block）擦除6.1半导体存储器简介5第5页，课件共61页，创作于2023年2月地址寄存地址译码存储体控制电路AB数据寄存读写电路DBOEWECS①存储体存储器芯片的主要部分，用来存储信息②地址译码电路根据输入的地址编码来选中芯片内某个特定的存储单元③

片选和读写控制逻辑选中存储芯片，控制读写操作6.1.3半导体存储器结构：6.1半导体存储器简介6第6页，课件共61页，创作于2023年2月①存储体每个存储单元具有一个唯一的地址，可存储1位（位片结构）或多位（字片结构）二进制数据存储容量与地址、数据线个数有关：芯片的存储容量＝2M×N＝存储单元数×存储单元的位数

M：芯片的地址线根数

N：芯片的数据线根数

6.1.3半导体存储器结构：6.1半导体存储器简介7第7页，课件共61页，创作于2023年2月②地址译码电路译码器A5A4A3A2A1A06301存储单元64个单元行译码A2A1A0710列译码A3A4A501764个单元单译码双译码双译码可简化芯片设计主要采用的译码结构6.1.3半导体存储器结构：6.1半导体存储器简介8第8页，课件共61页，创作于2023年2月③片选和读写控制逻辑片选端CS*或CE*有效时，可以对该芯片进行读写操作输出OE*控制读操作。有效时，芯片内数据输出该控制端对应系统的读控制线写WE*控制写操作。有效时，数据进入芯片中该控制端对应系统的写控制线6.1.3半导体存储器结构：6.1半导体存储器简介9第9页，课件共61页，创作于2023年2月6.2.1静态RAM1.六管静态存储电路:存储一个二进制位。反相器交叉耦合组成双稳态触发电路。T3、T4为负载管T1、T2为反相管。T5、T6为选通管。T1和T2的状态——一位二进制信息。

B点状态代表数据状态写入时由I/O线输入:若I/O=1，使Q2导通，Q1截止，A=1，B=0。读出时A、B点信号由T5、T6送出到I/O线上。若A=1，B=0，则I/O=0。6.2读写存储器RAM312行线X列线Y写控制数据线读控制+5VT3AT4BT5

T6T2T1T8T7

静态MOS六管基本存储电路10第10页，课件共61页，创作于2023年2月11第11页，课件共61页，创作于2023年2月2.典型RAM芯片举例静态RAMIntel2114123456789181716151413121110VccA7A8A9I/O1I/O2I/O3I/O4WE*A6A5A4A3A0A1A2CS*GND存储容量为1024×418个引脚：10根地址线A9～A04根数据线I/O4～I/O1片选CS*读写WE*（低写高读）6.2读写存储器RAM12第12页，课件共61页，创作于2023年2月存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1*、CS2读写WE*、OE*+5VWE*CS2A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND123456789101112131428272625242322212019181716152.典型RAM芯片举例静态RAM62646.2读写存储器RAM13第13页，课件共61页，创作于2023年2月6.2.1动态RAM

1、动态基本存储电路数据以电荷形式存于电容器上，三极管作为开关。DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址6.2读写存储器RAM14第14页，课件共61页，创作于2023年2月6.2读写存储器RAM2、动态RAM典型芯片动态Intel4114存储容量为16K×116个引脚：7根地址线A6～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*VBBDINWE*RAS*A0A2A1VDDVSSCAS*DOUTA6A3A4A5VCC123456781615141312111096.2.1动态RAM15第15页，课件共61页，创作于2023年2月6.2读写存储器RAM2、动态RAM典型芯片动态Intel2164A6.2.1动态RAM存储容量为64K×116个引脚：8根地址线A7～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS*列地址选通CAS*读写控制WE*NCDINWE*RAS*A0A2A1GNDVSSCAS*DOUTA6A3A4A5A71234567816151413121110916第16页，课件共61页，创作于2023年2月EPROM顶部开有一个圆形的石英窗口，用于紫外线透过擦除原有信息一般使用专门的编程器（烧写器）进行编程编程后，应该贴上不透光封条出厂未编程前，每个基本存储单元都是信息1编程就是将某些单元写入信息06.3只读存储器ROM17第17页，课件共61页，创作于2023年2月EPROM芯片2764存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CE*编程PGM*读写OE*编程电压VPPVppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D3123456789101112131428272625242322212019181716156.3只读存储器ROM18第18页，课件共61页，创作于2023年2月EPROM芯片2725612345678910111213141516171819202122232425262728VppA12A7A6A5A4A3A2A1A0D0D1D2GNDD3D4D5D6D7CEA10OEA11A9A8A13A14Vcc27256引脚图A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0CEOED7D6D5D4D3D2D1D027256逻辑图6.3只读存储器ROM19第19页，课件共61页，创作于2023年2月EEPROM用加电方法，进行在线（无需拔下，直接在电路中）擦写（擦除和编程一次完成）有字节擦写、块擦写和整片擦写方法并行EEPROM：多位同时进行串行EEPROM：只有一位数据线6.3只读存储器ROM20第20页，课件共61页，创作于2023年2月EEPROM芯片2817A存储容量为2K×828个引脚：11根地址线A10～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*状态输出RDY/BUSY*R/B*NCA7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWE*NCA8A9NCOE*A10CE*I/O7I/O6I/O5I/O4I/O3123456789101112131428272625242322212019181716156.3只读存储器ROM21第21页，课件共61页，创作于2023年2月EEPROM芯片2864A存储容量为8K×828个引脚：13根地址线A12～A08根数据线I/O7～I/O0片选CE*读写OE*、WE*VccWE*NCA8A9A11OE*A10CE*I/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND123456789101112131428272625242322212019181716156.3只读存储器ROM22第22页，课件共61页，创作于2023年2月6.4存储芯片与CPU的连接存储芯片的数据线连接存储芯片的地址线连接存储芯片的片选端连接存储芯片的读写控制线连接23第23页，课件共61页，创作于2023年2月1.存储芯片数据线的处理若芯片的数据线正好8根：一次可从芯片中访问到8位数据全部数据线与系统的8位数据总线相连若芯片的数据线不足8根：一次不能从一个芯片中访问到8位数据利用多个芯片扩充数据位这个扩充方式简称“位扩充”6.4存储芯片与CPU的连接24第24页，课件共61页，创作于2023年2月位扩充2114（1）A9～A0I/O4～I/O1片选D3～D0D7～D4A9～A02114（2）A9～A0I/O4～I/O1CECE6.4存储芯片与CPU的连接地址线对应相连片选端对应相连数据线单独引出25第25页，课件共61页，创作于2023年2月[例]用8个16K×1bit芯片组成16K×8bit的存储器。……A0A13…D0D1D2D716K×1CSCSCSCSWEWEWEWE16K×1D0D1D2D76.4存储芯片与CPU的连接26第26页，课件共61页，创作于2023年2月2.存储芯片地址线的连接芯片的地址线通常应全部与系统的低位地址总线相连6.4存储芯片与CPU的连接000H001H002H…3FDH3FEH3FFH全0全100…0000…0100…10…11…0111…1011…11范围16进制A9～A0寻址时，这部分地址的译码是在存储芯片内完成的，称为“片内译码”27第27页，课件共61页，创作于2023年2月3.存储芯片片选端的译码存储系统常需利用多个存储芯片扩充容量也就是扩充了存储器地址范围进行“地址扩充”，需要利用存储芯片的片选端对多个存储芯片（组）进行寻址这个寻址方法，主要通过将存储芯片的片选端与系统的高位地址线相关联来实现这种扩充简称为“地址扩充”或“字扩充”6.4存储芯片与CPU的连接28第28页，课件共61页，创作于2023年2月地址扩充（字扩充）片选端D7～D0A19～A10A9～A0（2）A9～A0D7～D0CE（1）A9～A0D7～D0CE译码器000000000100000000006.4存储芯片与CPU的连接地址线对应相连数据线对应相连片选信号单独引出29第29页，课件共61页，创作于2023年2月例：用16K×4芯片组成64K×4存储容量6.4存储芯片与CPU的连接CSWECSWECSWECSWE16K×416K×416K×416K×4A0A13…WED0D1D2D3译码器A14A15123D0~D3D0~D3D0~D3D0~D330第30页，课件共61页，创作于2023年2月片选端常有效A19～A15 A14～A0 全0～全1D7～D027256EPROMA14～A0CE令芯片（组）的片选端常有效，不与系统的高位地址线发生联系芯片（组）总处在被选中的状态虽简单易行、但无法再进行地址扩充，会出现“地址重复”6.4存储芯片与CPU的连接31第31页，课件共61页，创作于2023年2月⑴译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS1546.4存储芯片与CPU的连接32第32页，课件共61页，创作于2023年2月门电路译码A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y⑴译码和译码器6.4存储芯片与CPU的连接33第33页，课件共61页，创作于2023年2月译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图⑴译码和译码器6.4存储芯片与CPU的连接34第34页，课件共61页，创作于2023年2月74LS138连接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A15⑴译码和译码器6.4存储芯片与CPU的连接35第35页，课件共61页，创作于2023年2月74LS138功能表片选输入编码输入输出E3E2*E1*CBAY7*~Y0*10000011111110（仅Y0*有效）00111111101（仅Y1*有效）01011111011（仅Y2*有效）01111110111（仅Y3*有效）10011101111（仅Y4*有效）10111011111（仅Y5*有效）11010111111（仅Y6*有效）11101111111（仅Y7*有效）非上述情况×××11111111（全无效）⑴译码和译码器6.4存储芯片与CPU的连接36第36页，课件共61页，创作于2023年2月⑵全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多6.4存储芯片与CPU的连接37第37页，课件共61页，创作于2023年2月A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M38第38页，课件共61页，创作于2023年2月全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全100011100001110地址范围A12～A0A19A18A17A16A15A14A136.4存储芯片与CPU的连接39第39页，课件共61页，创作于2023年2月全译码法例5-2：用16片Intel6232(4K×8)组成64K×8位的存储器系统。求每块芯片的地址范围。4KB(1)4KB(2)4KB(16)译码器CSCSCSY0Y1Y15A0---A11地址总线数据总线D0---D7A15--A12....…….6.4存储芯片与CPU的连接40第40页，课件共61页，创作于2023年2月A15A14A13A12A11A10---------A0地址范围

0000000Y1

0000H--0FFFH

0001

000Y2

1000H--1FFFH

0010000Y3

2000H--2FFFH

1101000Y14

D000H--DFFFH

1110000Y15

E000H--EFFFH

1111000Y16

F000H--FFFFH

存储器1地址范围存储器2地址范围存储器3地址范围存储器14地址范围存储器15地址范围存储器16地址范围6.4存储芯片与CPU的连接41第41页，课件共61页，创作于2023年2月⑶部分译码只有部分（高位）地址线参与对存储芯片的译码每个存储单元将对应多个地址（地址重复），需要选取一个可用地址可简化译码电路的设计，但系统的部分地址空间将被浪费6.4存储芯片与CPU的连接42第42页，课件共61页，创作于2023年2月138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y343第43页，课件共61页，创作于2023年2月部分译码示例138A17

A16A11～A0A14

A13A12(4)(3)(2)(1)2732273227322732CBAE3E2E1IO/MCECECECEY0Y1Y2Y3A19～

A15A14～

A12A11～A0一个可用地址1234××10×××10×××10×××10×000001010011全0～全1全0～全1全0～全1全0～全120000H～20FFFH21000H～21FFFH22000H～22FFFH23000H～23FFFH6.4存储芯片与CPU的连接44第44页，课件共61页，创作于2023年2月

例：用8片Intel6116(2K×8)组成16K×8位的存储器系统。求每块芯片的地址范围。2KB(1)2KB(2)2KB(8)译码器CSCSCSY0Y1Y7A0---A10地址总线数据总线D0---D7A15--A11中任三根……......6.4存储芯片与CPU的连接45第45页，课件共61页，创作于2023年2月⑷线选译码只用少数几根高位地址线进行芯片的译码，且每根负责选中一个芯片（组），虽构成简单，但地址空间严重浪费必然会出现地址重复一个存储地址会对应多个存储单元多个存储单元共用的存储地址不应使用6.4存储芯片与CPU的连接46第46页，课件共61页，创作于2023年2月线选译码示例A14A12～A0A13(1)2764(2)2764

CECEA19～

A15A14A13A12～A0一个可用地址12××××××××××1001全0～全1全0～全104000H～05FFFH02000H～03FFFH切记：A14A13＝00的情况不能出现00000H～01FFFH的地址不可使用6.4存储芯片与CPU的连接47第47页，课件共61页，创作于2023年2月A14A12～A0A13(1)2764(2)2764

CECE48第48页，课件共61页，创作于2023年2月例：用5片Intel6116(2K×8)组成10K×8位的存储器系统。求每块芯片的地址范围。RAM2KBRAM2KBRAM2KBCSCSCSCSCSA11A12A13A14A15D0--D7A0--A10数据总线地址总线（3）（4）（5）RAM2KBRAM2KB（1）（2）6.4存储芯片与CPU的连接49第49页，课件共61页，创作于2023年2月线选法

A15A14A13A12A11A10------------A0地址范围

01111007800H

01111117FFFH1011100B800H1011111BFFFH1101100C800H1101111CFFFH1110100E800H1110111EFFFH1111000F000H1111011F7FFH}}}}}存储器5地址范围存储器4地址范围存储器3地址范围存储器2地址范围存储器1地址范围6.4存储芯片与CPU的连接50第50页，课件共61页，创作于2023年2月线选法

A19A18A17A16A15A14A13A12A11A10------------A0地址范围?????????

0111100?7800H?????????

0111111

?7FFFH?????????1011100?B800H?????????1011111?BFFFH

?????????1101100?C800H?????????1101111?CFFFH?????????1110100?E800H?????????1110111?EFFFH?????????1111000?F000H?????????1111011?F7FFH6.4存储芯片与CPU的连接51第51页，课件共61页，创作于2023年2月图用256×4位的芯片组成1K×8RAM的方框图A8A9A0︰︰A7D0︰︰︰D7地址线数据线A0CE4I/OA0CE3256×4A7I/OA0CE6I/OA0CE5256×4A7I/OA0CE8I/OA0CE7256×4A7I/OA0CE2I/OA0CE1256×4A7I/O译码器例：用256*4的片子组成1k*8的存储器。需8个芯片,地址线，需10根;数据线需8根

控制线——WR6.4存储芯片与CPU的连接52第52页，课件共61页，创作于2023年2月问题的提出：1、8086为16位数据线，CPU除可以对字节（8位）寻址外，还应能进行字（16位）寻址。2、存储器（RAM、ROM）均为8位数据线，故需要2片存储器才能组成16位的存储体。

如何设计存储器电路才能满足上述的要求？6.4存储芯片与CPU的连接存储器与