第六章组合逻辑电路

第六章组合逻辑电路课件第一页，共一百零八页，编辑于2023年，星期五第五节组合电路的分析设计方法

组合逻辑电路：由若干个基本门电路组合而成，其任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。组合逻辑电路框图A0An-1A1Y1Y0Ym-1......组合逻辑电路输入输出组合逻辑电路表达式一、组合电路逻辑功能表示方法和分析方法第二页，共一百零八页，编辑于2023年，星期五组合逻辑电路的分析(1)由逻辑图写出输出端的逻辑表达式(2)运用逻辑代数或卡诺图进行化简或变换(3)列真值表(4)分析逻辑功能已知逻辑电路确定逻辑功能分析步骤：第三页，共一百零八页，编辑于2023年，星期五例1：分析下图的逻辑功能(1)写出逻辑表达式Y1.AB&&&&YY3Y2..第四页，共一百零八页，编辑于2023年，星期五(2)应用逻辑代数化简反演律反演律第五页，共一百零八页，编辑于2023年，星期五(3)列逻辑状态表ABY001100111001逻辑式(4)分析逻辑功能输入相同输出为“0”，输入相异输出为“1”，为“异或”逻辑关系。这种电路称“异或”门。

=1ABY逻辑符号第六页，共一百零八页，编辑于2023年，星期五(1)写出逻辑式例2：分析下图的逻辑功能化简&&11BAY&A

B

第七页，共一百零八页，编辑于2023年，星期五(2)列逻辑状态表(3)分析逻辑功能

输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”)

,可用于判断各输入端的状态是否相同。逻辑式ABY001100100111第八页，共一百零八页，编辑于2023年，星期五二、

组合逻辑电路的设计根据逻辑功能要求逻辑电路设计(1)由逻辑要求，找出自变量（输入条件）和因变量（输出结果）的逻辑关系(3)由逻辑真值表写出逻辑表达式(5)根据现有逻辑元件变换逻辑表达式(6)画出逻辑图设计步骤如下：(2)列出逻辑真值表关系(4)用逻辑代数或卡诺图简化逻辑表达式第九页，共一百零八页，编辑于2023年，星期五

工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有以下几个方面：①所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单。这样的电路称“最小化”电路。②满足速度要求，应使级数尽量少，以减少门电路的延迟。③功耗小，工作稳定可靠。第十页，共一百零八页，编辑于2023年，星期五例1：设计一个三变量奇偶检验器。

要求:

当输入变量A、B、C中有奇数个同时为“1”时，输出为“1”，否则为“0”。用“与非”门实现。(1)列逻辑状态表(2)写出逻辑表达式取Y=“1”(或Y=“0”)列逻辑式取Y=“1”对应于Y=1，若输入变量为“1”，则取输入变量本身(如A)；若输入变量为“0”则取其反变量(如A)。ABCY00001111001100110101010101101001第十一页，共一百零八页，编辑于2023年，星期五(3)用“与非”门构成逻辑电路在一种组合中，各输入变量之间是“与”关系各组合之间是“或”关系ABC00100111101111由卡图诺可知，该函数不可化简。ABCY00001111001100110101010101101001第十二页，共一百零八页，编辑于2023年，星期五(4)逻辑图YCBA01100111110&&&&&&&&1010第十三页，共一百零八页，编辑于2023年，星期五例2:

某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。试画出控制G1和G2运行的逻辑图。

设：A、B、C分别表示三个车间的开工状态：

开工为“1”，不开工为“0”；

G1和

G2运行为“1”，不运行为“0”。(1)根据逻辑要求列状态表

首先假设逻辑变量、逻辑函数取“0”、“1”的含义。第十四页，共一百零八页，编辑于2023年，星期五

逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。开工“1”不开工“0”运行“1”不运行“0”(1)根据逻辑要求列状态表ABCG1G20000111100110011010101010001011101101001第十五页，共一百零八页，编辑于2023年，星期五(2)由状态表写出逻辑式ABC00100111101111或由卡图诺可得相同结果(3)化简逻辑式可得：ABCG1G20000111100110011010101010001011101101001第十六页，共一百零八页，编辑于2023年，星期五(4)用“与非”门构成逻辑电路

由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。ABC00100111101111第十七页，共一百零八页，编辑于2023年，星期五(5)画出逻辑图ABCABC&&&&&&&&&G1G2ABBCACABCABCABCABC第十八页，共一百零八页，编辑于2023年，星期五第一节

加法器计算机最基本任务之一就是进行算术运算，在机器中四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器是计算机中最基本的运算单元。第十九页，共一百零八页，编辑于2023年，星期五一、半加器和全加器加法器:

实现二进制加法运算的电路进位如：0

0

0

0

11+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实现第二十页，共一百零八页，编辑于2023年，星期五加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和、向高位的进位。第二十一页，共一百零八页，编辑于2023年，星期五1半加器

半加：实现两个一位二进制数相加，不考虑来自低位的进位。AiBi两个输入表示两个同位相加的数两个输出SiCi表示半加和表示向高位的进位逻辑符号：半加器：COAiBiSiCi第二十二页，共一百零八页，编辑于2023年，星期五半加器逻辑状态表Ai

Bi

Si

Ci0000011010101101逻辑表达式逻辑图&=1..AiBiSiCi第二十三页，共一百零八页，编辑于2023年，星期五2全加器输入Ai表示两个同位相加的数BiCi-1表示低位来的进位输出表示本位和表示向高位的进位CiSi

全加：实现两个一位二进制数相加，且考虑来自低位的进位。逻辑符号：

全加器：AiBiCi-1SiCiCOCI第二十四页，共一百零八页，编辑于2023年，星期五(1)列逻辑状态表(2)写出逻辑式AiBiCi-1SiCi0000111100110011010101010110100100010111第二十五页，共一百零八页，编辑于2023年，星期五实现多位二进制数相加的电路称为加法器。1、逐位进位加法器二、加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，所以称为串行进位加法器，速度不高。第二十六页，共一百零八页，编辑于2023年，星期五2、超前进位加法器设两个相加的4位二进制数是：第二十七页，共一百零八页，编辑于2023年，星期五2、超前进位加法器设两个相加的4位二进制数是：第二十八页，共一百零八页，编辑于2023年，星期五进位生成项进位传递函数进位表达式和表达式4位超前进位加法器递推公式2、超前进位加法器第二十九页，共一百零八页，编辑于2023年，星期五超前进位发生器第三十页，共一百零八页，编辑于2023年，星期五加法器的级连集成二进制4位超前进位加法器第三十一页，共一百零八页，编辑于2023年，星期五三、加法器的应用8421BCD码转换为余3码BCD码+0011=余3码基本原理：若能生成函数可变换成输入变量与输入变量相加若能生成函数可变换成输入变量与常量相加第三十二页，共一百零八页，编辑于2023年，星期五24.(6分)由全加器构成的电路如图所示，试写出Y1与D1，D0的最简与或表达式。（2002）第三十三页，共一百零八页，编辑于2023年，星期五第二节数值比较器定义：对两数A、B（可以是一位，也可是多位）进行大小比较的逻辑电路。比较的结果有A>B、A<B、A=B三种结果。第三十四页，共一百零八页，编辑于2023年，星期五一、同比较器设A＝B时G＝1。得1位数值比较器的真值表。（1）1位同比较器比较两个数是否相同（或相等）的电路叫同比较器。第三十五页，共一百零八页，编辑于2023年，星期五逻辑表达式逻辑图

=AiBiGi逻辑符号第三十六页，共一百零八页，编辑于2023年，星期五二、4位同比较器比较输入输出G3G2

G1

G0

G(A=B)00000000111111110000111100001111001100110011001101010101010101010000000000000001逻辑表达式第三十七页，共一百零八页，编辑于2023年，星期五二、大小比较器设Ai＞Bi时Li＝1；Ai＜Bi时Mi＝1。得1位大小比较器的真值表。（1）1位大小比较器比较两个数相对大小的电路叫大小比较器。第三十八页，共一百零八页，编辑于2023年，星期五逻辑表达式逻辑图第三十九页，共一百零八页，编辑于2023年，星期五二、4位大小比较器比

较

输

入比较

输

入输

出A3

B3A2

B2A1

B1A0

B0L3L2L1L0(Ai>Bi)M3M2M1M0(Ai<Bi)L(A>B)M(A<B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2××××A1>B1A1<B1A1=B1A1=B1A1=B1××××××A0>B0A0<B0A0=B01

×××0

×××0

1××0

0××0

01×0

00×0

0010

0000

0000

×××1

×××0

0××0

1××0

00×0

01×0

0000

0010

000100110011001100100第四十页，共一百零八页，编辑于2023年，星期五三、数值比较器设A＞B时L＝1；A＜B时M＝1；A＝B时G＝1。得1位数值比较器的真值表。（1）1位数值比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。第四十一页，共一百零八页，编辑于2023年，星期五逻辑表达式逻辑图输出为高电平有效第四十二页，共一百零八页，编辑于2023年，星期五二、4位数值比较器原理：从高位比起，只有高位相等，才比较下一位。第四十三页，共一百零八页，编辑于2023年，星期五比

较

输

入输

出A3

B3A2

B2A1

B1A0

B0L(A>B)M(A<B)G(A=B)A3>B3A3<B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3A3=B3××A2>B2A2<B2A2=B2A2=B2A2=B2A2=B2A2=B2××××A1>B1A1<B1A1=B1A1=B1A1=B1××××××A0>B0A0<B0A0=B0100010100010100010100010001第四十四页，共一百零八页，编辑于2023年，星期五逻辑图第四十五页，共一百零八页，编辑于2023年，星期五三、比较器的级联集成数值比较器第四十六页，共一百零八页，编辑于2023年，星期五比较两个8位二进制数的大小第四十七页，共一百零八页，编辑于2023年，星期五

把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。n

位二进制代码有2n

种组合，可以表示2n

个信息。要表示N个信息所需的二进制代码应满足

2nN第三节

编码器第四十八页，共一百零八页，编辑于2023年，星期五一、

二进制编码器将输入信号编成二进制代码的电路。2n个n位编码器高低电平信号二进制代码第四十九页，共一百零八页，编辑于2023年，星期五(1)分析要求：

输入有8个信号，即N=8，根据2n

N的关系，即n=3，即输出为三位二进制代码。例：设计一个编码器，满足以下要求：(1)将Y0、Y1、…Y78个信号编成二进制代码。(2)编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。(3)

设输入信号高电平有效。第五十页，共一百零八页，编辑于2023年，星期五(2)列编码表：输入输出C

B

A001011101000010100110111Y0Y1Y2Y3Y4Y5Y6Y7第五十一页，共一百零八页，编辑于2023年，星期五(3)写出逻辑式并转换成“与非”式C=Y4+Y5+Y6+Y7=Y4Y5Y6Y7...=Y4+Y5+Y6+Y7B=Y2+Y3+Y6+Y7=Y2Y3Y6Y7...=Y2+Y3+Y6+Y7A=Y1+Y3+Y5+Y7=Y1Y3Y5Y7...=Y1+Y3+Y5+Y7第五十二页，共一百零八页，编辑于2023年，星期五(4)画出逻辑图10000001110Y7Y6Y5Y4Y3Y1Y2&&&1111111CBAY0Y1Y2Y3Y4Y5Y6Y7CBA第五十三页，共一百零八页，编辑于2023年，星期五将十进制数0~9编成二进制代码的电路二、二–十进制编码器表示十进制数4位10个编码器高低电平信号二进制代码第五十四页，共一百零八页，编辑于2023年，星期五

列编码表：四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。000输出输入BCA0(Y0)1(Y1)2(Y2)3(Y3)4(Y4)5(Y5)6(Y6)7(Y7)8(Y8)9(Y9)D00011101000011110001101100000000001118421BCD码编码表第五十五页，共一百零八页，编辑于2023年，星期五

写出逻辑式并化成“或非”门和“与非”门D=Y8+Y9.

=Y4+Y6Y5+Y7C=Y4+Y5+Y6+Y7A=Y1+Y3+Y5+Y7+Y9.=Y1+Y9Y3+Y7

Y5+Y7..

=Y2+

Y6Y3+Y7B=Y2+Y3+Y6+Y7第五十六页，共一百零八页，编辑于2023年，星期五画出逻辑图1000000001110110100Y1Y2Y3Y4Y5Y6Y7Y8Y91&&&≥1≥1≥1≥1≥1≥1DCBA第五十七页，共一百零八页，编辑于2023年，星期五

法二：第五十八页，共一百零八页，编辑于2023年，星期五十键8421码编码器的逻辑图+5V&D&C&B&AY0Y1Y2Y3Y4Y5Y6Y7Y8Y91K×10S001S12S23S34S45S56S67S78S89S9第五十九页，共一百零八页，编辑于2023年，星期五

当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。

即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。三、优先编码器第六十页，共一百零八页，编辑于2023年，星期五设I9的优先级别最高，I8次之，依此类推，I0最低。Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0DCBA0000000001000000001X00000001XX0000001XXX000001XXXX00001XXXXX0001XXXXXX001XXXXXXX01XXXXXXXX1XXXXXXXXX0000000011000011110000110011000101010101优先编码表第六十一页，共一百零八页，编辑于2023年，星期五设I9的优先级别最高，I8次之，依此类推，I0最低。Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0DCBA0000000001000000001X00000001XX0000001XXX000001XXXX00001XXXXX0001XXXXXX001XXXXXXX01XXXXXXXX1XXXXXXXXX0000000011000011110000110011000101010101优先编码表第六十二页，共一百零八页，编辑于2023年，星期五CT74LS147集成优先编码器(10线-4线)T4147引脚图低电平有效16151413121110912345678CT74LS4147MSI：

74LS148、CC45328—3优先编码器

74LS147、CC4014710—4优先编码器第六十三页，共一百零八页，编辑于2023年，星期五CT74LS4147编码器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y31111111111111输入(低电平有效)输出(8421反码)0

011010

0111110

10001110

100111110

1010111110

10111111110

110011111110

110111111111011102、10线—4线优先编码器（74LS147)：第六十四页，共一百零八页，编辑于2023年，星期五逻辑表达式逻辑图第六十五页，共一百零八页，编辑于2023年，星期五第四节

译码器

译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。一、二进制译码器8个3位译码器二进制代码高低电平信号第六十六页，共一百零八页，编辑于2023年，星期五状态表

例：三位二进制译码器（输出高电平有效）输入CBAY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001输出第六十七页，共一百零八页，编辑于2023年，星期五写出逻辑表达式第六十八页，共一百零八页，编辑于2023年，星期五逻辑图ABC111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000A2A2A1A1A0A0第六十九页，共一百零八页，编辑于2023年，星期五2、集成二进制译码器74LS138为二进制译码输入端，为译码输出端（低电平有效），Ｓ1、、为选通控制端。当Ｓ1＝1、时，译码器处于工作状态当Ｓ1＝0、时，译码器处于禁止状态。ABCABC(C、B、A)第七十页，共一百零八页，编辑于2023年，星期五输入：自然二进制输出：低电平有效真值表第七十一页，共一百零八页，编辑于2023年，星期五3、74LS138的级联4线-16线译码器第七十二页，共一百零八页，编辑于2023年，星期五28.分析题28图所示逻辑电路的逻辑功能。图中74LS138为集成3线—8线译码器。要求写出输出逻辑式、列写真值表、说明其逻辑功能。（2004）第七十三页，共一百零八页，编辑于2023年，星期五28.分析题28图所示逻辑电路的逻辑功能。图中74LS138为集成3线—8线译码器。要求写出输出逻辑式、列写真值表、说明其逻辑功能。（2005）第七十四页，共一百零八页，编辑于2023年，星期五28.题28图中74LS138为集成3线—8线译码器。（1）写出逻辑函数F的与或表达式；（2）若S1端接低电平，译码器处于何种状态？F=？（2008）题28图第七十五页，共一百零八页，编辑于2023年，星期五28.题28图中74LS138为集成3线—8线译码器。（1）写出F的表达式；（2）填写F的卡诺图，并写出F的最简与或式。（2009）题28图第七十六页，共一百零八页，编辑于2023年，星期五二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用D、C、B、A表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。二、二-十进制译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第七十七页，共一百零八页，编辑于2023年，星期五真值表第七十八页，共一百零八页，编辑于2023年，星期五逻辑表达式采用完全译码方案第七十九页，共一百零八页，编辑于2023年，星期五逻辑图采用完全译码方案DCBA第八十页，共一百零八页，编辑于2023年，星期五将与门换成与非门，则输出为反变量，即为低电平有效。DCBA第八十一页，共一百零八页，编辑于2023年，星期五２、集成8421BCD码译码器74LS42输出为反变量，即为低电平有效，并且采用完全译码方案第八十二页，共一百零八页，编辑于2023年，星期五

LED（LightEmittingDiode）

LCD（LiguidCrystaeDisplay）与普通二极管不同，正向导通的发光；半导体材料不是硅、锗，是磷砷化镓、磷化镓、砷化镓等；杂质浓度很高，复合过程放的多余能量→发光；正向压降1.6V、1.8V、2.0V、2.2V等；有红色，绿色，近来也有兰色，有普通、高光、超高光的区分；有八段LED，小：每段1个LED中：每段2个LED大：每段4个LED分共阳与共阴LED特点：（一）半导体数码器三、显示译码器第八十三页，共一百零八页，编辑于2023年，星期五gfedcba

由七段发光二极管构成例：共阴极接法a

b

c

d

e

f

g

01100001101101低电平时发光高电平时发光共阳极接法abcgdef+dgfecbagfedcba共阴极接法abcdefg第八十四页，共一百零八页，编辑于2023年，星期五LED优点：工作电压低；体积小；寿命长；可靠性高；速度快（0.1μs）；亮度高LED缺点：电流大（10mA）第八十五页，共一百零八页，编辑于2023年，星期五三、显示译码器A3A2A1A0agfedcb译码器二十进制代码(共阴极)100101111117个4位（二）显示译码器第八十六页，共一百零八页，编辑于2023年，星期五A3A2A1A0abcdefg000000001100001111000011001100010101010101001000000000011000001000000001001001000101110100011100010011000001000123456789七段显示译码器状态表gfedcba输入输出显示数码第八十七页，共一百零八页，编辑于2023年，星期五a的卡诺图第八十八页，共一百零八页，编辑于2023年，星期五b的卡诺图c的卡诺图第八十九页，共一百零八页，编辑于2023年，星期五d的卡诺图e的卡诺图第九十页，共一百零八页，编辑于2023年，星期五f的卡诺图g的卡诺图第九十一页，共一百零八页，编辑于2023年，星期五逻辑表达式第九十二页，共一百零八页，编辑于2023年，星期五逻辑图第九十三页，共一百零八页，编辑于2023年，星期五LSI：7446BCD-七段显示译码器(共阳、OC、耐压30V)

7447BCD-七段显示译码器(共阳、OC、耐压15V)7448BCD-七段显示译码器(共阴，有上拉电阻2K)7449BCD-七段显示译码器(共阴，OC，无/LT和/RBI)DIP1474246、247BCD-七段显示译码器(共阳、OC、(30V，15V))74248、249BCD-七段显示译码器(共阴、(有上拉电阻2K，OC))第九十四页，共一百零八页，编辑于2023年，星期五三、组合电路中的竞争冒险1、产生竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号第五节组合电路的分析设计方法和竞争冒险第九十五页，共一百零八页，编辑于2023年，星期五（1）

竞争-冒险现象及成因一、什么是“竞争”两个输入“同时向相反的逻辑电平变化”，称存在“竞争”

二、因“竞争”而可能在输 生尖峰脉冲的现象