电子技术及其应用基础数字部分

电子技术及其应用基础数字部分1第一页，共九十二页，编辑于2023年，星期一44-1、概述4-1-1、分类4-1-2、性能特性和参数4-1-3、使用数字IC的注意事项2第二页，共九十二页，编辑于2023年，星期一按规模SSI——<100gatesMSI——<103gatesLSI——<104gatesVLSI——<105gatesULSI——>105gates4-1双极型：TTL、ECL、I2L、HTLMOS：PMOS、NMOS、CMOS、HCMOS按工艺4-1-1、分类按编程能力半定制全定制3第三页，共九十二页，编辑于2023年，星期一按结构一般输出集电极或漏极开路输出三态输出4基本门电路触发器组合电路模块时序电路模块存储器按功能4-1-1、分类4第四页，共九十二页，编辑于2023年，星期一1、输入/输出逻辑电平

VIH:逻辑门的高电平输入门限

VIL:逻辑门的低电平输入门限VOH:逻辑门的高电平输出门限

VOL:逻辑门的低电平输出门限4-14-1-2、性能特性和参数类型VOH/VOLVIH/VIL电源频率集成度功耗TTL2.4/0.42.0/0.854M<MHLVTTL2.4/0.42.0/0.83.38M<MHCMOS4.4/0.53.6/1.552M<LLHCMOS4.4/0.53.6/1.5510M<HLHCMOS2.4/0.42.0/0.83.316M<HL高电平低电平1VOH/VOLVIH/VIL5第五页，共九十二页，编辑于2023年，星期一2、输入/输出电流

IOH:输出端为高电平时，流出输出端的电流

IOL:输出端为高电平时，流入输出端的电流

IIH:输入端为高电平时，流入输出端的电流IIL:输入端为低电平时，流出输出端的电流4-14-1-2、性能特性和参数1AY111Y2IOHIIHIIH1AY111Y2IOLIILIIL6第六页，共九十二页，编辑于2023年，星期一3、扇出系数—连接到某个逻辑门的同类门的最大输入端数，以保证输出电压载规定范围内—对TTL电路而言，是一个重要的参数—由单位负载决定—逻辑门的单位负载等于同类电路的一个输入4-14-1-2、性能特性和参数111驱动门负载门7第七页，共九十二页，编辑于2023年，星期一4、电压传输特性反映输入电压和输出电压之间的关系4-14-1-2、性能特性和参数ViVOABCDE3.0V2.0V1.0V0.5V1.0V1.5VVTHTTL反相器8第八页，共九十二页，编辑于2023年，星期一5、传输延迟时间施加输入脉冲到产生输出脉冲之间的时间间隔。4-14-1-2、性能特性和参数ViVOtttfVIM0.5VIMVOM0.5VOMtrtpHLtpLHtPHLtPLHtPD平均传输延迟19第九页，共九十二页，编辑于2023年，星期一1、器件所允许使用的最高工作频率2、器件的功率损耗3、器件逻辑电平及器件之间的电平匹配4、器件的延迟特性5、器件对电路噪声的敏感性（抗干扰能力）5VTTLTTLCMOS信号传输方向地2.4V3.6V4.4V2.0VOC门4-14-1-3、使用数字IC的注意事项10第十页，共九十二页，编辑于2023年，星期一44-2、基本逻辑门电路4-2-1、二极管逻辑门电路4-2-2、三极管逻辑门电路4-2-3、CMOS门电路11第十一页，共九十二页，编辑于2023年，星期一4-24-2-1、二极管门电路AD1RD2BYVCC&ABYAD1RD2BY1ABY12第十二页，共九十二页，编辑于2023年，星期一4-24-2-2、三极管门电路1、电路结构A+5VBR3R2R1R4YDT1T2T3T4输入反相驱动1.00.33.65.03.6&ABY13第十三页，共九十二页，编辑于2023年，星期一4-24-2-2、三极管门电路1、电路结构A+5VBR3R2R1R4YDT1T2T3T4输入反相驱动&ABY3.63.60.31.02.114第十四页，共九十二页，编辑于2023年，星期一4-24-2-2、三极管门电路1、电路结构Y1VCCR4DT3T4Y2VCCR'4D'T'3T'4两个TTL与非门并行连接。15第十五页，共九十二页，编辑于2023年，星期一4-24-2-2、三极管门电路2、开漏输出结构集电极开路NAND

不同电平的匹配总线或其他驱动器实现线与YRLECA+5VBR3R2R1R4YDT1T2T3T4RLEC&ABY16第十六页，共九十二页，编辑于2023年，星期一4-24-2-2、三极管门电路3、三态输出结构三态NANDEABY1Z010001FABE低电平使能ABFE高电平使能BA+5VR3R2R1R4YDT1T2T3T4+5VER3R2R1R4DT1T2T3T4例4-2-117第十七页，共九十二页，编辑于2023年，星期一4-24-2-3、CMOS门电路1、电路结构(a)NOTYVDDAYVDDABT1T2T1T2T3T4(b)NANDYVDDABT1T2T3T4(c)NOR(1)高驱动能力18第十八页，共九十二页，编辑于2023年，星期一4-24-2-3、CMOS门电路1、电路结构(2)需要输入保护YVDDA'T1T2RSD2D1C2C1A(3)输出电阻不同RONRONROFFROFFYROFFRONROFFRONY1AY1B&119第十九页，共九十二页，编辑于2023年，星期一4-24-2-3、CMOS门电路2、开路输出结构AYVDDBV'DDRL20第二十页，共九十二页，编辑于2023年，星期一4-24-2-3、CMOS门电路3、三态输出结构AYENVDD(a)T'1T1T2T'2AYENVDD&(b)T1T2T'211AENENY21第二十一页，共九十二页，编辑于2023年，星期一4-34-3、触发器4-3-1、单稳和双稳触发器4-3-2、双稳触发器的基本原理4-3-3、常用触发器FF置位复位Q时钟22第二十二页，共九十二页，编辑于2023年，星期一4-34-3-1、单稳和双稳触发器1、单稳和双稳触发器触发信号触发器输出CPQT转移延迟保持恢复触发2、双稳和双稳触发器——具有两个稳定状态:0,1——具有两个互补输出23第二十三页，共九十二页，编辑于2023年，星期一4-34-3-2、双稳触发器的基本原理1、触发器的触发控制——置位和复位置位状态—如果使输出Q处于1，则触发器处于置位状态复位状态—如果使输出Q处于0，则触发器处于复位状态任意&S=01任意1R=1024第二十四页，共九十二页，编辑于2023年，星期一4-34-3-2、双稳触发器的基本原理2、记忆功能的实现—RS锁存器一般将锁存器与触发器归为不同的类型，其触发方式不同。SRQQ&1&2QQ11010110101*1*00QQSR约束条件:RSQQ**t1t2t3t4t5t6t7电平触发25第二十五页，共九十二页，编辑于2023年，星期一4-34-3-2、双稳触发器的基本原理3、触发器的时钟控制——使能—时钟信号无效，触发器处于保持状态—时钟信号有效，触发器处于置位或复位状态电平触发边沿触发锁存器Latch触发器Flip-FlopFF置位复位Q时钟高电平有效低电平有效上升沿触发下降沿触发CQQ时钟CQQ时钟CQQ时钟CQQ时钟26第二十六页，共九十二页，编辑于2023年，星期一4-34-3-2、双稳触发器的基本原理4、输入激励信号—实现置位和复位功能Q111010101*00QSR与非门RS触发器Q11101010Q00QKJJK触发器D触发器1100QDCQQ时钟激励CQQ激励时钟27第二十七页，共九十二页，编辑于2023年，星期一4-34-3-2、双稳触发器的基本原理5、同步和异步控制(1)

同步控制

—输入激励信号的控制功能在使能控制信号的控制下起作用。011101001××001QnQn

Qn+1SRCP1111*C1QQSCP1R1SR×其它10Qn10Qn+1DCPC1QQDCP1D28第二十八页，共九十二页，编辑于2023年，星期一4-34-3-2、双稳触发器的基本原理5、同步和异步控制(2)

异步控制

—输入激励信号的控制功能不在使能控制信号的控制下起作用。××1×001100101Qn10Qn+1DCPS××000000R1允不1许1C1QQRCP1S1RSD1D29第二十九页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器1.RS触发器基本RS锁存器门控RS锁存器主从RS触发器门控D锁存器边沿触发D触发器门控JK锁存器边沿触发JK触发器2.D触发器3.JK触发器门控T锁存器边沿触发T触发器4.T触发器Q111010101*00QSR与非门RS触发器Q11101010Q00QKJJK触发器D触发器1100QD30第三十页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器1、RS触发器0=SRQQSCRBA&&&&CRSQQ0保持100保持10110110011111*1*QCQRSCQn+1++=nnC保持输入保持QQ1SC11R门控RS锁存器主从RS触发器31第三十一页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器1、RS触发器QQSCR&&&&&&&&1从触发器主触发器QMC输出输入输出CRSQMQ1SC11RQ1SC11RC1SR主触发器从触发器QMQ门控RS锁存器主从RS触发器32第三十二页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器2、D触发器门控D锁存器边沿触发D触发器QQDC&&&&1CDQCDQQ0QQ10011110QQ1DC1C保持保持输入Qn+1=D33第三十三页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器2、D触发器门控D锁存器边沿触发D触发器清除预置6QQCD12345&&&&&&CDQ清除预置CDQ01

0101111111

00110

Q111QQn+1=DC保持输入保持保持C1QQ1D1R1S34第三十四页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器3、JK触发器门控JK锁存器边沿触发JK触发器CJKQ1Q000Q0010010

1011QC保持保持输入QQ1JK1C1&C1KQQ1DC11&1J35第三十五页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器3、JK触发器门控JK锁存器边沿触发JK触发器CLRCJKQ0

0100Q101011

01111

Q1其他QK&1&J&1&QCLRQC&&C保持输入保持保持C1QQ1J1R1J36第三十六页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器4、T触发器门控T锁存器边沿触发T触发器CTQ0Q1Q其他QTQCCC1QQ1J1K1RTC1QQ1R1T37第三十七页，共九十二页，编辑于2023年，星期一4-34-3-3、常用触发器4、T触发器门控T锁存器边沿触发T触发器nnQQ=+1TQTQQ其他Q“1”TC1QQ1J1K1RT1QQ1R38第三十八页，共九十二页，编辑于2023年，星期一Qn+1=DnnnQKQJQ+=+1基本主从RSDJKTC保持保持输入C保持输入保持保持C保持保持输入C保持输入保持保持C输出输入输出nnQQ=+14-3-3、常用触发器门控边沿4-339第三十九页，共九十二页，编辑于2023年，星期一4-44-4、存储器4-4-1、基本概念4-4-2、存储单元的基本结构4-4-3、存储器地址译码Data0Data1Datan数据数据选择40第四十页，共九十二页，编辑于2023年，星期一4-44-4-1、基本概念1、分类

RAM—随机存取存储器

SRAM—静态RAMDRAM—动态RAM

ROM—只读存储器

MROM—掩膜ROMPROM—可编程ROMEPROM—可擦除PROM

SAM—顺序存取存储器

FIFO—先进先出存储器LIFO—后进先出存储器FLASH存储器

41第四十一页，共九十二页，编辑于2023年，星期一4-44-4-1、基本概念2、基本原理

Data0Data1DataNW0B0W1WNR(a)ROM存储地址存储单元读取控制数据输出…B1BM.Data0Data1DataNW0B0W1WNR(a)RAM存储地址存储单元读取控制数据输入/输出…B1BM.W写入控制例4-4-142第四十二页，共九十二页，编辑于2023年，星期一4-44-4-1、基本概念2、基本原理

Data0Data1DataNB0RW(c)SAM(FIFO)存储单元读取控制数据输入…B1BM.B0…B1BM.数据输出写入控制Data0Data1DataNB0RW(d)SAM(LIFO)存储单元读取控制数据输入…B1BM.写入控制43第四十三页，共九十二页，编辑于2023年，星期一4-44-4-1、基本概念3、性能特点

(1)存储容量

—能存储的数据总量。

容量=64bit=8bytes8×8存储阵列容量=32bit8×4存储阵列44第四十四页，共九十二页，编辑于2023年，星期一4-44-4-1、基本概念3、性能特点(2)存取时间tRC—读取时间

tGQ—输出允许存取时间tAQ—地址存取时间

tEQ—芯片使能存取时间

tWC—写入时间tS(A)—地址建立时间

tWD—写入使能保持时间th(D)—数据保持时间tRCtAQtEQtGQValidDataValidAddressOutputOECSAddresstWCts(A)tWDValidDataValidAddressInputWECSAddressth(D)45第四十五页，共九十二页，编辑于2023年，星期一4-44-4-2、存储单元的基本结构1、RAMSRAMPMOSNMOSWLBLBLVDDT1T2T4T3T5T6QQDRAMWLBLT1C1CB46第四十六页，共九十二页，编辑于2023年，星期一BL14-44-4-2、存储单元的基本结构2、ROM存储1存储0WLBLWLBLWLBLVDDWLBLWLWLVDDBL1例4-4-247第四十七页，共九十二页，编辑于2023年，星期一4-44-4-2、存储单元的基本结构3、PROM熔丝MOSWLBL浮栅MOSWLBL叠栅注入MOSWLBL浮栅隧道氧化层MOSWLBL快闪MOSWLBL48第四十八页，共九十二页，编辑于2023年，星期一4-44-4-2、存储单元的基本结构4、SAM49第四十九页，共九十二页，编辑于2023年，星期一4-44-4-3、存储地址译码A0R/W地址译码器AND0CS存储阵列输入/输出缓冲器输入/输出控制电路DM例4-4-3例4-4-4例4-4-5例4-4-6BiWi50第五十页，共九十二页，编辑于2023年，星期一44-5、可编程逻辑器件4-5-1、基本概念4-5-2、基本结构4-5-3、CPLD的基本结构4-5-4、FPGA的基本结构51第五十一页，共九十二页，编辑于2023年，星期一4-54-5-1、基本概念1、集成器件ASIC——专用集成电路PLD——可编程逻辑器件(PROM/PAL/GAL/CPLD)FPGA——现场可编程逻辑阵列SoC——片上系统2、分类按编程技术分,一次编程PLD——PROM可重复编程PLD——EPROMEEPROMSRAMISP——在系统可编程(EEPROM\FLASH)ICR——在电路可配置(SRAM)3、制造商Lattic——isp系列Altera——MAX\FLEX系列Xilinx——XC系列52第五十二页，共九十二页，编辑于2023年，星期一4-54-5-2、基本结构1、组合逻辑的电路结构(1)与或阵列——ROM/PROM

与阵列、或阵列都不可编程与阵列不可编程、或阵列可编程与阵列可编程、或阵列不可编程与阵列、或阵列都可编程D3W0W1W2W3D2D1D0EN1EN1EN1EN1A1A0CS&&&&>1>1>1>1>1与或输入缓冲输出缓冲53第五十三页，共九十二页，编辑于2023年，星期一与阵列不可编程、或阵列可编程如PROMW0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1例4-5-154第五十四页，共九十二页，编辑于2023年，星期一与阵列可编程、或阵列不可编程如PAL、GAL和HDPLDW0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1例4-5-2例4-5-355第五十五页，共九十二页，编辑于2023年，星期一与阵列、或阵列都可编程如PLAW0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1例4-5-456第五十六页，共九十二页，编辑于2023年，星期一与阵列、或阵列都不可编程W0W1W2W3D3D2D1D0A1A0&&&&>1>1>1>1>1ROMD3D2D1D0A1A0A1A0ANDOR57第五十七页，共九十二页，编辑于2023年，星期一4-54-5-2、基本结构1、组合逻辑的电路结构(2)LUT——查找表(SRAM)ABCDEFGQXQY组合逻辑7个输入，其中5个来自外部，2个来自内部逻辑块的触发器

2个输出25存储单元多种组合逻辑选项58第五十八页，共九十二页，编辑于2023年，星期一LUT的使用1、两个独立的4变量逻辑函数例4-5-659第五十九页，共九十二页，编辑于2023年，星期一LUT的使用2、一个5变量的逻辑函数60第六十页，共九十二页，编辑于2023年，星期一LUT的使用3、6变量或7变量的逻辑函数61第六十一页，共九十二页，编辑于2023年，星期一4-54-5-2、基本结构2、时序逻辑的电路结构输入1S0选择S1SLU置位时钟复位DCQQSR宏单元LMC反馈选择输出选择(1)同步可编程例4-5-762第六十二页，共九十二页，编辑于2023年，星期一4-54-5-2、基本结构2、时序逻辑的电路结构(2)异步可编程输入1S0选择DCQQSRS1SLU宏单元LMC63第六十三页，共九十二页，编辑于2023年，星期一LMC配置1.S1

S0=00输入选择LU1输入选择LU12.S1

S0=01置位时钟复位DCQQSR选择LU输入1置位时钟复位DCQQSR选择LU输入13.S1

S0=104.S1

S0=11组合类型时序类型例4-5-864第六十四页，共九十二页，编辑于2023年，星期一4-54-5-2、基本结构3、I/O结构I/O引脚输出控制输出输入输出三态缓冲器输入缓冲器65第六十五页，共九十二页，编辑于2023年，星期一4-54-5-3、CPLD的基本结构1、PLD的分类按电路结构分PROM-----与阵列、或阵列都可编程PLA-----与阵列、或阵列都可编程PAL-----与阵列可编程、或阵列不可编程GAL-----与阵列可编程、或阵列不可编程CPLD-----与阵列可编程、或阵列不可编程FPGA-----LUT,CLB(可配置逻辑块)2、CPLD的特点输入数不确定延迟时间难以控制由小PLD组成小PLD之间由互连矩阵连接66第六十六页，共九十二页，编辑于2023年，星期一4-54-5-3、CPLD的基本结构3、基本结构的改进(1)与阵列、或阵列的改进输入LULMCnS1LU1S0LMCn-1输入LMCn+1(2)LMC的改进增加LMC中触发器的数量触发器的结构可控67第六十七页，共九十二页，编辑于2023年，星期一4-54-5-3、CPLD的基本结构4、全局和局部互连结构全局总线局部PLD模块68第六十八页，共九十二页，编辑于2023年，星期一AlteraMAXPLD示例69第六十九页，共九十二页，编辑于2023年，星期一LatticISPPLD示例OutputRoutingPool(ORP)OutputRootingPool(ORP)H3H2H1H0G3G2G1G0A0A1A2A3B0B1B2B3F3F2F1F0E3E2E1E0C1C2C3C0D0D1D2D3全局布线区(GRP)InputBusInputBusORPORPORPORPInputBusInputBusInputBusInpusBusOutputRoutingPool(ORP)OutputRoutingPool(ORP)InputBusInputBusCLK0CLK1CLK2IOCLK0IOCLK1ISP&BoundaryScanTAPI/O引脚测试引脚输出布线区(ORP)逻辑块ISP&BST时钟分配输入总线时钟70第七十页，共九十二页，编辑于2023年，星期一4-54-5-4、FPGA的基本结构1、AlteraFLEXAlteraFLEX800071第七十一页，共九十二页，编辑于2023年，星期一4-54-5-4、FPGA的基本结构2、XilinxXCXilinxXC3000可配置逻辑块可编程开关矩阵可编程互连72第七十二页，共九十二页，编辑于2023年，星期一4-54-5-4、FPGA的基本结构2、XilinxXCCLB73第七十三页，共九十二页，编辑于2023年，星期一4-54-5-4、FPGA的基本结构2、XilinxXCPSM长线PSMPSMCLBCLBCLBCLBCLBCLBCLBPSMPSMCLBCLBCLBCLB双长线单线××××PSM74第七十四页，共九十二页，编辑于2023年，星期一总线A1E1A2E2A3E3例4-2-1:3态门的应用75第七十五页，共九十二页，编辑于2023年，星期一6QQCD12345&&&&&&0C0011保持Q111×1001111101

0011

0110111输入××110001保持保持11×保持Q=1保持Q=0清除预置?边沿触发D触发器的工作原理示例76第七十六页，共九十二页，编辑于2023年，星期一例4-4-1:RAMA0A1An-1地址译码器W0W1W2n-1存储阵列R/W电路R/WCSD0D1Di字线WL位线BL77第七十七页，共九十二页，编辑于2023年，星期一输出缓冲存储阵列例4-4-2:ROMD3D2D1D0BLEN1EN1CSVDDEN1EN1W0W1W2W3WLVDDW0W1W2W3B0B1B2B3111178第七十八页，共九十二页，编辑于2023年，星期一存储容量为44的PROM需要多少条地址线？例4-4-3:DecoderA1A0W0W1W2W3001000010100100010110001W0W1W2W3&&&&A1A011W0W1W2W3A1A0VCC112条地址线79第七十九页，共九十二页，编辑于2023年，星期一例4-4-4:译码器与ROMWLBL地址译码器存储阵列输出缓冲EN1EN1EN1D3W0W1W2W3D2D1D0A1A0CS11&&&&EN1111180第八十页，共九十二页，编辑于2023年，星期一例4-4-5:译码器与PROM用84的PROM实现逻辑函数

W0

W1

W2

W3

&

&

&

&

B

C

B0

B1

1

A

W4

W5

W6

W7

&

&

&

&

F

1

1

1

1

1

1

B2

B3

81第八十一页，共九十二页，编辑于2023年，星期一用EPROM器件2716实现一个存储容量为2048×16的存储器。例4-4-6:译码器与PROM1、EPROM2716的引脚图A0A1A10地址译码器P0P1P2047输出缓冲器20488存储阵列D0D1D782第八十二页，共九十二页，编辑于2023年，星期一2、设计电路例4-4-6:译码器与PROM用EPROM器件2716实现一个存储容量为2048×16的存储器。83第八十三页，共九十二页，编辑于2023年，星期一确定下列PROM器件所实现电路的逻辑功能。例4-5-1:与或阵列结构W0W1W2W3D3D2D1D0A1A0&&&