康五版数字课件交稿高教

5.3

触发器的电路结构和工作原理主从触发器维持阻塞触发器*5.3.3

利用传输延时的触发器5.3.4

触发器的动态特性E5.3

触发器的电路结构和工作原理CPCP1.

锁存器与触发器锁存器在E的高(低)电平期间对信号敏感触发器在CP的上升沿(下降沿)对信号敏感在VerilogHDL中对锁存器与触发器的描述语句是不同的E

5.3

触发器的电路结构和工作原理11TGTGTG2QCCTG1DCC主锁存器1TGTGTG4QQCCCTG3C从锁存器QCP1CCG1G41

G3G2主锁存器与从锁存器结构相同1.

电路结构5.3.1

主从触发器TG1和TG4的工作状态相同TG2和TG3的工作状态相同2.

由传输门组成的CMOS边沿D触发器TGTG2QCCTG1TGDCC主锁存器TGTG4QQCCCTG3TGC从锁存器QG111G41

G31G2工作原理：(1)CP=0时:C

=1，C=0，TG1导通，TG2断开——输入信号D

送入主锁存器。Q¢跟随D端的状态变化，使Q¢=D。TG3断开，TG4导通——从锁存器维持在原来的状态不变。CP1CC工作原理：TGTG2QCCTG1TGDCC主锁存器TGTG4QQCCCTG3TGC从锁存器QG111G41

G31G2(2)

CP由0跳变到1:C

=0，C=1，CP1CCTG1断开，TG2导通——输入信号D

不能送入主锁存器。主锁存器维持原态不变。TG3导通，TG4断开——从锁存器Q¢的信号送Q端。触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。≥1TG2TGCCTG1TGDCC≥1TG4TGQQCCCTG3TGC11≥1G3≥1G11111RDSDC1CCG4G22.典型集成电路74HC/HCT74

中D触发器的逻辑图74HC/HCT74的功能表输

入输

出S

DRDCPDQQLH××HLHL××LHLL××HHS

DRDCPDQn+1Q

n

+1HH↑LLHHH↑HHL1Q1S

S1C

C11D

1D1R

R2S

S2C

C22D

2D2R

R1Q2Q2Q国标逻辑符号74HC/HCT74的逻辑符号和功能表具有直接置1、直接置0，正边沿触发的D功能触发器5.3.2

维持阻塞触发器1.电路结构与工作原理响应输入D和置C0P维信持号线根据SR确定触发器的状态G1&CPQ1&G2G3&&&G5Q2Q3SRG4Q4DC

G6QQ&4CP

=

0

0

G1&C

PQ

1

D&GG23&G&5Q

2

1

SQ

31

R

&Q

4

DDG6QQ&2、工作原理D

信号进入触发器,为状态刷新作好准备Q4=

D

Q1

=

DQn+1=QnD信号存于Q4当CP

由0

跳变为1011&C

PQ

1&GG23&&G&5Q

3DGQ

4DG6QQ&Q

2D

S

1R

00DD=

DQ

n

+1在CP脉冲的上升沿，触法器按此前的D信号刷新G当CP

=1在CP脉冲的上升沿到来瞬间使触发器的状态变化的状态，Q的状态不变D信号不影响

S

、RG1&Q

1&GG23&G&52GQ

4DGQQ&置1维持线置0

阻塞线C

P

1Q

1

S

0Q

3

0

R

1

&012.

典型集成电路-----74LS74&C&&&&DQQ&SDRDSC11DRSDCPDRDQQQtSUtWtPLCtPHLTcminQtPHLtPLH5.3.4

触发器的动态特性C11DQQCD动态特性反映其触发器对输入信号和时钟信号间的时间要求，以及输出状态对时钟信号响应的延迟时间。保持时间建立时间

D

脉冲宽度tH传输延时时间传输延时时间建立时间tSU

：保证与D相关的电路建立起稳定的状态，使触发器状态得到正确的转换。保持时间tH

：保证D状态可靠地传送到Q触发脉冲宽度tW

：保证内部各门正确