PSCAD中的逻辑运算

MultipleInputLogicGA於输入规律门〕本组件模拟了标准的二进制规律门。非零值为规律真，零值为规律假。对于本组件，结果假设为真则输出为1；假设为假则输出为Oo有以下规律运算：.AND:在且仅在全部的输入都是规律真时，输出结果为规律真；.OR:任何一个输入为真则输出结果为规律真；.XOR:XOR由Fortran的规律运算符non-equivalence(.NEQV.)所打算。本组件每个门最多可由9个输入。用户反置输入的话，输出结果也随之反置。假设使用插值法，插值信息则基于相关的规律运算和输入转变的精准时间点，运算后输出。当承受完全插值时，即使很大时间步长也能保证组件的准确性。Inverter〔规律非)本组件是一标准的二进制非门。非零值为规律真，零值为规律假。假设承受插值法，则插值信息同样可以由输入导至输出。FlipFlo氏触发器)本组件实现四种触发器：JK,SR,D和T。为与EMTDC插值算法相兼容，可设定使其供给相关信息。输出状态的转变方式取决于时钟输入C的值。假设C选择的是下降沿，则输出仅在时钟脉冲的下降沿处发生转变；同样地，假设选择上升沿，则输出状态仅在时钟脉冲的上升沿发生转变。假设选择了插值算法，从输入或时钟脉冲来的相关插值信息，输出到组件的Q或Q非。另外依据输入和时钟信号转变的精准时间点，使用插值信息确定触发规律。当承受了完全插值法，即使在很大的时间步长本组件也可保证很高的精度。四种触发器构成细节，如下：JK触发器：假设组件配置为JK触发器，其具有以下特性和真值表：JKQ(n)Qbar(n)00Q(n-1)Qbar(n-1)01011010111-Q(n-1)1-Qbar(n-1)J、K都为1的状态是此型触发器正常状况下最不期望消灭的状态，此时输出全都维持互补状态直至时钟脉冲返回至0°Q(n)和Qba〔n〕是当前状态，Q(n-1)和Qbar(n-1)是上次转变状态。SR触发器：假设组件配置为SR触发器，其具有以下特性和真值表:SRQ(n)Qbar(n)00Q(n-1)Qbar(n-1)0101101011Q(n-1)Qbar(n-1)J、K都为1的状态是此型触发器正常状况下最不期望消灭的状态，此时输出全都维持互补状态直至时钟脉冲返回至0°Q(n)和Qba〔n〕是当前状态，Q(n-1)和Qbar(n-1)是上次转变状态。D触发器:假设组件配置为D触发器，其具有以下特性和真值表:D Q(n)Qbar(n)0 0 1110Q(n)和Qbar〔n〕是当前状态〔即它们对应于当前的输入〕。T触发器假设组件配置为T触发器，其具有以下特性和真值表：T Q(n)Qbar(n)0 Q(n-1) Qbar(n-l)1 1-Q(n-l) 1-Qbar(n-l)Q(n)和Qbar〔n〕是当前状态〔即它们对应于当前的输入〕。HysteresisBuffeK滞后缓冲器〕本组件是将实数信号转变为规律信号的抱负元件。其只有在输入信号确实超过组件输入的门槛值时，才实现规律状态的转变，以此方法实现对噪声的过滤。假设输入信号在滞后区域内，在前一步的输出还将连续维持。假设承受了插值法，本组件产生插值信息并输出。输出的插值信息是通过持续检测输入信号，并将其与输入规律1和规律0水平相比较后得出的。当输入信号越过两个输入水平中的任一个，就给出插值时间。当使用了完全插值法，即使在很大的时间步长时，本组件也能保持很高的精度。5.4or8ChannelMultiplex或r8通道多重异或〕本组件模拟了4X1或8X1通道的多重异或器。输入信号I必需是4或8元素的数组，具体是哪个取决于组件输入参数的选择。输入S是一个2或3元素的数组，代表了22或23大小的二进制编码，具体是哪种也取决于组件输入参数的选择。输出Y是输入I的某一个元素，结果取决于输入S的二进制代码等效十进制数。输出真值表如下：4x1:S⑴ S(2)Y00I⑴011(2)10I⑶111(4)8x1:S⑴S(2)S⑶Y0001(1)0011(2)0101(3)0111(4)1001(5)1011(6)110I⑺1111(8)6.ShiftRegiste〔移位存放器〕N位串入/串出移位存放器由N个D型触发器级联而成。以以以以下图所示的是由D型触发器构成的4位移位存放器，其每一个触发器的输出Q作为下一个触发器的输入与口相连。为了将记录从一个模块转移到下一模块，触发器承受统一的时钟脉冲C。时钟脉冲输入协调串入SI进入最左侧触发器，串出so输出最右侧触发器。全部存放器中的内容相对于右侧都移动一位。存放器状态的转变取决于C值。假设C选择的是下降沿，则输出的状态仅在时钟的下降沿处发生转变。假设选择的是上升沿，则输出的状态仅在时钟的上升沿处发生转变。假设承受了插值法，则相关的插值信