计算机原理第五章存储器

计算机原理第五章存储器第一页，共六十六页，编辑于2023年，星期一5.1

存储器概述存储器是计算机中用来存放程序和数据等信息的部件，是计算机的主要组成部分之一，存储器表征了计算机的“记忆”功能；存储器的容量和存取速度是决定计算机性能的重要指标。存储器的容量越大，记忆的信息也就越多，计算机的功能也就越强；存储技术的发展很大程度上决定计算机发展。第二页，共六十六页，编辑于2023年，星期一5.1.1微型机存储器分类按在系统中位置分类（1）内部存储器，简称内存，又称主存储器，由半导体存储器构成功能：存放当前正在使用或经常使用的程序或数据；特点：CPU通过总线直接访问，存取速度快；容量：容量受地址总线位数限制；存放内容：系统软件（系统引导程序、监控程序或操作系统中的ROMBIOS等）以及当前要运行的应用软件。第三页，共六十六页，编辑于2023年，星期一5.1.1微型机存储器分类按在系统中位置分类（2）外部存储器，简称外存，又称辅助存储器，一般由磁或光电介质构成功能：用来存放相对来说不经常使用、当前不使用或者需要长期保存的信息；特点：容量大、存取速度慢，CPU不直接对它进行访问，有专用的设备（如硬盘驱动器、软驱、光驱等）来管理；容量：不受限制；存放内容：各种程序或数据。第四页，共六十六页，编辑于2023年，星期一内存与外存的使用由内存ROM中的引导程序启动系统；从外存中读取系统程序和应用程序，送到内存的RAM中，运行程序；程序运行的中间结果放在RAM中，内存不够时也放在外存中；程序结束时将最后结果存入外部存储器。第五页，共六十六页，编辑于2023年，星期一存储器概述微型机存储器分类：按在系统中位置：内部存储器、外部存储器、Cache；按制造工艺：双极型、MOS、铁电；易失性：非易失性、易失性；可读写性：只读存储器(ROM)、可读写存储器；读写顺序：顺序读写存储器、随机存储器(RAM)；动态/静态，异步/同步，串行/并行。。。第六页，共六十六页，编辑于2023年，星期一5.1.2存储器主要性能指标1存储容量(memorysize)

存储容量是指存储器芯片中所包含的存储单元（Memorycell）数。半导体存储单元通常以字节为单位，人们通常说的存储单元都是指的字节单元。2速度/存取时间(Accesstime)

存取时间是存储器的最重要的性能指标，是读写存储器中某一存储单元所需时间，一般指存储器接收到稳定地址信号到完成操作的时间。3功耗、性价比。。。第七页，共六十六页，编辑于2023年，星期一5.2随机存取存储器-RAM随机存取存储器-RAM（RandomAccessMemory）特点：能随机读出或写入任意存储单元；对不同存储单元访问时间一样，区别于顺序读写存储器；断电后存储数据丢失，区别于ROM；

5.2.1静态RAM：StaticRAM,SRAM；

异步静态RAM:asynchronousSRAM;同步静态RAM:synchronousSRAM;5.2.2动态RAM：DynamicRAM,DRAM第八页，共六十六页，编辑于2023年，星期一5.2.1静态RAM静态RAM(SRAM)特点：以双稳态触发器作为基本存储单元，存取速度快；工艺复杂、集成度低，容量较小；功耗相对较大；控制简单，不需要刷新；高速缓冲存储器一般使用SRAM第九页，共六十六页，编辑于2023年，星期一半导体存储器行列结构第十页，共六十六页，编辑于2023年，星期一静态RAM举例典型的静态RAM芯片：2114（1K*4位）6116（2K*8位）6264（8K*8位）62128（16K*8位）62256（32K*8位）第十一页，共六十六页，编辑于2023年，星期一62256结构

第十二页，共六十六页，编辑于2023年，星期一SRAM-6225662256共有28条引脚，其中有:15根地址线，可访问215=32768（32K）存储单元；8根数据线以及两根电源线；有三个控制引脚控制对存储器的读写。包括：

CS#片选：低有效，允许对存储器读写；WE#读/写：读/写控制信号，高电平为读，低电平为写；OE#输出使能：在读存储器周期中，OE为低电平允许输出数据。第十三页，共六十六页，编辑于2023年，星期一SRAM

静态存储器时序图对设计者来说最感兴趣的是存储器参数时序图，因为时序图描述存储器读写周期中的各控制信号产生的时间关系。系统设计者关心地址总线、数据总线和存储器控制信号之间的相互关系。第十四页，共六十六页，编辑于2023年，星期一SRAM读周期时序图第十五页，共六十六页，编辑于2023年，星期一SRAM写周期时序图

第十六页，共六十六页，编辑于2023年，星期一其他形式的静态RAM多端口RAM:双口RAM/四口RAMFIFO:FirstInFirstOutSBSRAM:SynchronousBurstSRAM

第十七页，共六十六页，编辑于2023年，星期一5.2.2动态随机存储器（DRAM）DRAM是利用电容存储电荷的原理来保存信息的，它将晶体管结电容的充电状态和放电状态分别作为1和0；DRAM的基本单元电路简单，最简单的DRAM单元只需1个管子构成，这使DRAM器件的芯片容量很高，而且功耗低；由于电容会逐渐放电，所以对DRAM必须不断进行读出和再写入，以使泄放的电荷得到补充，也就是进行刷新。一次刷新过程实际上就是对存储器进行一次读取、放大和再写入，由于不需要信息传输，所以，这个过程很快。DRAM本身一般带有片内刷新电路。第十八页，共六十六页，编辑于2023年，星期一DRAM结构第十九页，共六十六页，编辑于2023年，星期一DRAM的刷新刷新的方法有多种，常用的是“只有行地址有效”的方法。刷新时，存储体的列地址无效，一次选中存储体中的一行进行刷新。具体执行时，每当一个行地址信号RAS有效选中某一行时，该行的所有存储单元都分别和读出放大电路接通，在定时时钟作用下，读出放大电路分别对该行存储单元进行一次读出、放大和重写，即进行刷新；只要在刷新时限2ms中对DRAM系统进行逐行选中，就可实现全面刷新。第二十页，共六十六页，编辑于2023年，星期一DRAM

控制器为了实现刷新，DRAM控制器具有如下功能：时序功能

DRAM控制器需要按固定的时序提供行地址选通信号RAS，为此，用一个计数器产生刷新地址，同时用一个刷新定时器产生刷新请求信号，以此启动一个刷新周期，刷新地址和刷新请求信号联合产生行地址选通信号RAS，每刷新一行，又产生下一个行地址选通信号。地址处理功能

DRAM控制器一方面要在刷新周期中顺序提供行地址，以保证在2ms中使所有的DRAM单元都被刷新一次，另一方面，要用一个多路开关对地址进行切换，因为正常读写时，行地址和列地址来自地址总线，刷新时只有来自刷新地址计数器的行地址而没有列地址，总线地址则被封锁。第二十一页，共六十六页，编辑于2023年，星期一DRAM控制器仲裁功能当来自CPU对内存的正常读写请求和来自刷新电路的刷新请求同时出现时，仲裁电路要作出仲裁，原则上，刷新请求优先于CPU的读写请求。内部的“读写和刷新的仲裁和切换”电路一方面会实现仲裁功能，另一方面完成总线地址和刷新地址之间的切换。第二十二页，共六十六页，编辑于2023年，星期一DRAM举例：MT48LC4M32第二十三页，共六十六页，编辑于2023年，星期一MT48LC4M32第二十四页，共六十六页，编辑于2023年，星期一MT48LC4M32初始化：Initialization在正常操作之前进行；通过LOADMODEREGISTERcommand对模式寄存器（ModeRegister）编程；第二十五页，共六十六页，编辑于2023年，星期一MT48LC4M32命令：Commands第二十六页，共六十六页，编辑于2023年，星期一5.3

只读存储器掩膜ROM:maskprogrammedROM;可编程ROM:ProgrammableROM,PROM;可擦除的PROM:ErasablePROM,

EPROM;电擦除的PROM:ElectricallyErasablePROM,E2PROM/EEPROM;闪烁存储器FLASH,NORflash/NANDflash;串行EEPROM第二十七页，共六十六页，编辑于2023年，星期一只读存储器ROM掩膜ROM:maskprogrammedROM厂商根据用户数据刻录固定数据到ROM中；无法修改。可编程ROM:ProgrammableROM,PROM

用户按需要一次性写入数据，无法反复修改。可重复擦写的只读存储器EPROMEPROM信息的存储是通过电荷分布来决定的，编程过程就是电荷注入的过程，编程结束后撤除电源，但由于绝缘层包围，注入的电荷无法泄漏，存储信息不会丢失。擦除信息时，利用紫外线照射芯片上方的石英玻璃窗口，浮栅中的电荷会形成光电流泄漏，，内部的电荷分布被破坏，使电路恢复为初始状态。第二十八页，共六十六页，编辑于2023年，星期一EPROMINTEL公司的EPROM2716，2732，27128，27256，27512，它们的存储容量分别为2K、4K、16K、32K、64K，Byte；它们之间的管脚排列有一定兼容性。尽管这些芯片的容量不同但其工作原理及读写方式基本相同，下面以INTEL27128为例，介绍EPROM的主要特性。第二十九页，共六十六页，编辑于2023年，星期一EPROM-27128第三十页，共六十六页，编辑于2023年，星期一EPROM第三十一页，共六十六页，编辑于2023年，星期一EPROM:read第三十二页，共六十六页，编辑于2023年，星期一EPROM:program第三十三页，共六十六页，编辑于2023年，星期一EEPROM电可擦除/编程只读存储器E2PROME2PROM的工作原理与EPROM类似，它是在EPROM基础上改进而形成一种新技术产品。E2PROM的擦除不需要专用的擦除器，擦除和编程均可以在线完成。第三十四页，共六十六页，编辑于2023年，星期一E2PROM以INTEL2816为例说明E2PROM的基本特点和应用方法。2816的基本特点2816是容量为2K×8bit的电擦除PROM，它的管脚排列与EPROM2716一致。2816的存储时间为250ns,可以按字节为单位进行擦除和编程，擦除和编程只用CE#、OE#两个信号来控制，一个字节的擦除时间为10ms，整片擦除时间也是10ms，擦除和编程均在线进行。第三十五页，共六十六页，编辑于2023年，星期一E2PROM:2816第三十六页，共六十六页，编辑于2023年，星期一E2PROM:2816第三十七页，共六十六页，编辑于2023年，星期一5.4高速缓冲存储器（Cache）目的：解决高速CPU与主存（DRAM）之间的速度不匹配问题，提高CPU访问主存、获取信息的效率。方法：在CPU和主存之间增设一个容量不大，但操作速度很高的存储器--高速缓存。技术：L1Cache集成在处理器内部，时钟周期与CPU相同；L2Cache在处理器外部，由SRAM构成，时钟周期比CPU慢一半或更多。命中率可达90%以上：90%以上的情况下，可以零等待访问高速缓冲器中的代码和数据。第三十八页，共六十六页，编辑于2023年，星期一Cache第三十九页，共六十六页，编辑于2023年，星期一Cache第四十页，共六十六页，编辑于2023年，星期一5.5微型机系统的存储器体系结构层次化总体结构：把各种不同速度、不同容量、不同存储技术的存储设备分为几层，通过硬件和管理软件组成一个既有足够大的存储空间，又能满足存取速度要求而且价格适中的整体。内部寄存器组－Cache－内部存储器－辅助存储器内存的分区结构－内存分为基本内存：00000H～9FFFFH，640KB，DOS系统；高端内存：A0000H～FFFFFH，384KB，系统ROM、缓冲区；扩充内存：CPU直接寻址范围之外的物理存储器，通过扩充内存管理软件EMM来管理，将其映射到高端内存中；扩展内存：1MB以上可直接访问的物理存储器；第四十一页，共六十六页，编辑于2023年，星期一16位微机系统的内存组织8086有20根地址线，寻址1MB存储空间00000H～FFFFFH；由两个512KB的存储器组成：奇地址存储器（高字节存储器），与数据总线高8位相连；偶地址存储器（低字节存储器），与数据总线低8位相连；两个存储器均和地址线A19～A1连接；16位CPU对存储器访问时，分为按字节访问和按字访问两种方式。按字节访问时，可只访问奇地址存储体，也可只访问偶地址存储体。第四十二页，共六十六页，编辑于2023年，星期一16位微机系统的内存组织第四十三页，共六十六页，编辑于2023年，星期一16位微机系统的内存组织BHE#作为片选信号连接奇地址存储器，A0则作为另一个片选信号连接偶地址存储器。

第四十四页，共六十六页，编辑于2023年，星期一16位微机系统的内存组织按字访问时，有对准状态和非对准状态。在对准状态，1个字的低8位在偶地址体中，高8位在奇地址体中，这种状态下，当A0和BHE均为0时，用1个总线周期即可通过D15～D0完成16位的字传输。在非对准状态，1个字的低8位在奇地址体中，高8位在偶地址体中，此时，CPU会自动用两个总线周期完成16位的字传输，第一个总线周期访问奇地址体，在D15～D8传输低8位数据，第二个总线周期访问偶地址体，在D7～D0传输高8位数据。非对准状态是由于提供的对字访问的地址为奇地址造成的。在字访问时，CPU把指令提供的地址作为字的起始地址，为了避免这种非对准状态造成的周期浪费，程序员编程时，应尽量用偶地址进行字访问。第四十五页，共六十六页，编辑于2023年，星期一32位微机系统的内存组织32位微机系统的内存组织体系是在16位微机系统基础上扩展来的。32位地址总线可寻址4GB的物理地址空间，地址范围为0～FFFFFFFFH；分为4个存储体，每个为1GB，4个存储体均与32位数据总线相连，也均与地址线A31～A2相连；字节允许信号BE3～BE0则作为体选信号分别连接1个存储体，当某个字节允许信号为有效电平时，便选中对应的存储体；4个存储体可以组成双字。双字中4个字节分别对应4个字节允许信号，32位存储器要满足对8位、16位、32位各种不同规格的数据的访问。第四十六页，共六十六页，编辑于2023年，星期一32位微机系统的内存组织第四十七页，共六十六页，编辑于2023年，星期一32位微机系统的内存组织第四十八页，共六十六页，编辑于2023年，星期一32位微机系统的内存组织在D23～D16或D31～D24上进行8位传输时，分别在D7～D0或D15～8上传输同样数据，而在D31～D16上进行16位传输时，在D15~0上也传输同样数据。地址A31～A2选择双字的起始地址，此地址应该是4的倍数即0、4、8、……FFFFFFFCH。和16位系统中类似，32位系统中在对存储器访问时也有对准状态和非对准状态。如果用奇地址进行字访问或双字访问，或者用不是4的倍数的地址进行双字访问，就会出现非对准状态，这时需要用2个总线周期完成字传输或双字传输。第四十九页，共六十六页，编辑于2023年，星期一5.6存储器应用设计存储容量与总线宽度扩展；片选信号和地址的产生机制；高速CPU和低速存储器之间的速度匹配问题；

CPU总线的负载能力问题－是否需要加总线驱动器；参考教材5.4、6.2相关内容。第五十页，共六十六页，编辑于2023年，星期一存储器的组合与扩充（1）存储宽度扩展；（2）存储深度扩充；（3）16位和32位微机系统的内存组织；涉及地址线、数据线和控制线的连接。第五十一页，共六十六页，编辑于2023年，星期一存储宽度扩展:位扩展第五十二页，共六十六页，编辑于2023年，星期一存储深度扩充:字扩展第五十三页，共六十六页，编辑于2023年，星期一地址译码在微处理系统，存储器常常由多片组成，为了访问其中一个存储器，需要对系统中的高位地址进行译码产生片选信号，使选中的存储器可输出信号。当某个存储器芯片的片选为无效电平时，它内部数据总线驱动器被关断，不会向数据总线输出数据，也不会被写入数据。也适用于IO端口的片选。线选法全译码法部分译码法混合译码法第五十四页，共六十六页，编辑于2023年，星期一两个1K×8存储器与16位地址相连第五十五页，共六十六页，编辑于2023年，星期一地址译码假定CS是地址线A10—A15的函数，即CS1=f1(A15,A14,A13,A12,A11,A10),CS2=f2(A15,A14,A13,A12,A11,A10)

假定f1、f2函数的约束条件是由A15,A14……A10所产生的结果不允许CS1

和CS2同时为低电平，这样可以防止M1和M2之间的竞争，使系统存储器映象中包括两块独立1KB存储器。第五十六页，共六十六页，编辑于2023年，星期一地址译码（1）线选法直接用地址线作为片选信号，不需要片选译码器，利用片内地址之外的地址线选作为芯片的片选信号；用在存储容量小、存储芯片也较小的系统中；缺点1：整个存储器的地址常常不连续；缺点2：同一单元可对应不同的地址，形成地址重叠；第五十七页，共六十六页，编辑于2023年，星期一线选法地址译码第五十八页，共六十六页，编辑于2023年，星期一存储器映象图第五十九页，共六十六页，编辑于2023年，星期一地址译码（2）全地址译码除去用作片内译码的低位地址后，把全部高位地址进行译码来产生片选信号；用在较大的系统中；提供了对全部存储空间的寻址能力；存储单元地址是唯一的、不存在地址重叠问题；需要较多的译码逻辑；第六十页，共六十六页，编辑于2023年，星期一