基于FPGA的音乐播放器课程设计报告

-.z.-..-可修遍-XX学院EDA技术课程设计题目音乐播放器系(部)智能与信息工程学院班级XX学号指导教师2016年12月22日至12月30日共2周2016年12月31日-.z.课程设计成绩评定表出勤情况出勤天数缺勤天数成绩评定出勤情况及设计过程表现〔20分〕课设辩论〔20分〕设计成果〔60分〕总成绩〔100分〕提问〔辩论〕问题情况综合评定指导教师签名：年月日-.z.EDA技术课程设计任务书一、设计题目、容及要求设计题目：音乐播放器设计容：1.使用蜂鸣器播放音乐2.三首音乐以上3.数码管上显示当前播放的歌曲位置〔第几首歌曲〕4.能够暂停和开场5.能够选择上一首和下一首歌曲设计要求：根据任务要求确定电路各功能模块设计程序时序仿真结果设计总结设计原始资料QuartusⅡ软件；EDA实验箱；计算机一台；要求的设计成果〔课程设计说明书、设计实物、图纸等〕课程设计说明书1份，不少于2000字，应包含设计原理分析、相关软件介绍、仿真波形分析，实验箱下载验证等。进程安排设计思路代码实现实验验证五、主要参考资料徐志军，徐光芒，CPLD/FPGA的开发与应用，电子工业，2001谭会生，EDA技术根底，大学，2004

岩，黄夫海，基于FPGA的MIDI音乐发生器设计，2010

指导教师〔签名〕：教研室主任〔签名〕：-.z.目录TOC\o"1-2"\h\u1.设计目的与要求错误！未定义书签。1.1.课程设计目的. 错误！未定义书签。1.2.课程设计要求错误！未定义书签。2.应用工具介绍错误！未定义书签。2.1.EDA技术介绍错误！未定义书签。2.2.VerilogHDL语言介绍23.根本原理错误！未定义书签。3.1.音调的控制43.2.音长的控制44.方案实现TOC\o"1-2"\h\u55.总结136.参考文献14-.z.1.设计目的与要求1.1课程设计目的：1〕加深对EDA技术的理解，掌握音乐播放器的工作原理2〕了解怎样控制音调的上下变化和音长，从而完成乐曲的自动循环演奏。3〕培养自主学习、正确分析和解决问题的能力1.2课程设计要求：1〕使用蜂鸣器播放音乐2〕三首音乐以上3〕数码管上显示当前播放的歌曲位置〔第几首歌曲〕4〕能够暂停和开场5〕能够选择上一首和下一首歌曲2.应用工具介绍作为当今最流行的计算机软件系统，EDA技术是以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进展电子产品的自动设计。EDA可提供文本输入以及图形编辑的方法将设计者的意图用程序或者图形方式表达出来，而我们经常用到的VHDL语言便是用于编写源程序所需的最常见的硬件描述语言〔HDL〕之一。2.1EDA技术介绍EDA是电子设计自动化(ElectronicDesignAutomation)的缩写,在20世纪90年代初从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)的概念开展而来。EDA技术是在电子CAD技术根底上开展起来的计算机软件系统，是指以计算机为工作平台，融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果，进展电子产品的自动设计。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统工程的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进展编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件构造参数，它的功能就是将软件描述与给定的硬件构造用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。在今天，EDA技术已经成为电子设计的普遍工具，无论设计芯片还是设计系统，没有EDA工具的支持，都是难以完成的。EDA工具已经成为设计师必不可少的武器，起着越来越重要的作用。从目前的EDA技术来看，其开展趋势是政府重视、使用普及、应用广泛、工具多样、软件功能强大。EDA技术开展迅猛，完全可以用日新月异来描述。EDA技术的应用广泛，现在已涉及到各行各业。EDA水平不断提高，设计工具趋于完美的地步。2.2VerilogHDL语言介绍VerilogHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在一样描述中显式地进展时序建模。作为一种通用化的硬件描述语言，VerilogHDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的构造组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，VerilogHDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。VerilogHDL语言不仅定义了语法，而且对每个语法构造都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进展验证。语言从C编程语言中继承了多种操作符和构造。VerilogHDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，VerilogHDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然，完整的硬件描述语句足以对从最复杂的芯片到完整的电子系统进展描述。VerilogHDL语言已经成为一种标准的硬件描述语言。它具有以下特点：〔1〕作为一种多用途的硬件描述语言，它具有很好的易学性和易用性。〔2〕VerilogHDL语言允许在同一个模块中进展不同抽象层次的描述。〔3〕大多数逻辑综合工具都支持VerilogHDL，使得它成为设计人员的一个很好的选择。〔4〕所有的制造厂商都提供了VerilogHDL的工艺库，用以支持仿真。〔5〕VerilogHDL的程序语言接口拥有强大的功能，允许用户用C语言对部数据构造进展描述。正是以上优点，使得VerilogHDL语言广泛流行。下面是verilog的设计流程：Verilog的设计流程图根本原理音乐播放器的原理是这样的：组成乐曲的每个音符的频率值〔音调〕及其持续的时间〔音长〕是乐曲能连续演奏所需的两个根本数据，因此只要控制输出到扬声器的鼓励信号频率的上下和持续的时间，就可以使扬声器发出连续的乐曲声。3.1音调的控制频率的上下决定了音调的上下。音乐的十二平均率规定：每两个8度音〔如简谱中的中音1与高音1〕之间的频率相差一倍。在两个8度音之间，又可分为12个半音，每两个半音的频率比为12：2。另外，音名A(简谱中的低音6)的频率为440Hz，音名B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音1至高音1之间每个音名对应的频率，如表3.11所示：表3.11简谱中的音名与频率的关系音名频率/Hz音名频率/Hz音名频率/Hz低音1261.6中音1523.3高音11046.5低音2293.7中音2587.3高音21174.7低音3329.6中音3659.3高音31318.5低音4349.2中音4698.5高音41396.9低音5392中音5784高音51568低音6440中音6880高音61760低音7493.9中音7987.8高音71975.53.2音长的控制音符的持续时间必须根据乐曲的速度及每个音符的节拍数来确定。4.方案实现1、div_freqmodulediv_freq(clk,rst_n,freq,clk_out); inputclk;//50MHZ inputrst_n; input[25:0]freq; outputregclk_out; `defineNUM25_000_000/freq-1 reg[25:0]t; always(posedgeclkornegedgerst_n) begin if(!rst_n) begin t<=26'd0; clk_out<=1'b0; end else begin if(t<`NUM) begin t<=t+1'b1; clk_out=clk_out; end else begin clk_out=~clk_out; t=26'd0; end end end endmodule2、selmodulesel(data,clk,rst_n,sel,show_data);input[23:0]data; inputclk; inputrst_n; outputreg[2:0]sel; outputreg[3:0]show_data; always(posedgeclkornegedgerst_n) begin if(!rst_n) begin sel<=3'b000; end else begin if(sel<3'b101) sel<=sel+1'b1; else sel<=3'b000; end end always(*) begin case(sel) 3'b000:show_data=data[23:20]; 3'b001:show_data=data[19:16]; 3'b010:show_data=data[15:12]; 3'b011:show_data=data[11:8]; 3'b100:show_data=data[7:4]; 3'b101:show_data=data[3:0]; default:show_data=4'hf; endcase end endmodule3、segmoduleseg(show_data,seg);input[3:0]show_data; outputreg[7:0]seg; always(*) begin case(show_data) 0:seg=8'b1100_0000; 1:seg=8'b1111_1001; 2:seg=8'b1010_0100; 3:seg=8'b1011_0000; 4:seg=8'b1001_1001; 5:seg=8'b1001_0010; 6:seg=8'b1000_0010; 7:seg=8'b1111_1000; 8:seg=8'b1000_0000; 9:seg=8'b1001_0000; 10:seg=8'b1000_1000; 11:seg=8'b1000_0011; 12:seg=8'b1100_0110; 13:seg=8'b1010_0001; 14:seg=8'b1000_0110; 15:seg=8'b1000_1110; default:seg=8'b1000_1110; endcase endendmodule4、controllermodulecontroller(clk,rst_n,addr); inputclk; inputrst_n; outputreg[8:0]addr; parameterT=12_500_000; reg[25:0]t; always(posedgeclkornegedgerst_n) begin if(!rst_n) begin t<=26'd0; addr<=8'd0; end else begin if(t<T-1) t<=t+1'b1; else begin t<=26'd0; if(addr<255) addr<=addr+1'b1; else addr<=8'd0; end end endendmodule5、translatemoduletranslate(clk,rst_n,music_data,music_freq); inputclk; inputrst_n; input[21:0]music_data; outputreg[25:0]music_freq;always(posedgeclkornegedgerst_n) begin if(!rst_n) music_freq<=26'd0; else case(music_data) 1:music_freq<=26'd523;//zhongyin 2:music_freq<=26'd587; 3:music_freq<=26'd659; 4:music_freq<=26'd699; 5:music_freq<=26'd392; 6:music_freq<=26'd880; 7:music_freq<=26'd987; 8:music_freq<=26'd261;//diyin 9:music_freq<=26'd293; 10:music_freq<=26'd329; 11:music_freq<=26'd349; 12:music_freq<=26'd391; 13:music_freq<=26'd440; 14:music_freq<=26'd493; 15:music_freq<=26'd1046;//gaoyin 16:music_freq<=26'd1174; 17:music_freq<=26'd1318; 18:music_freq<=26'd1396; 19:music_freq<=26'd1567; 20:music_freq<=26'd1760; 21:music_freq<=26'd1975; default:music_freq<=26'd0; endcase endendmodule6、shumaguanmoduleshumaguan(data,clk,rst_n,sel,seg);input[23:0]data; inputclk; inputrst_n;