硬件技术课件

硬件技术课件第1页，共84页，2023年，2月20日，星期六第一节常用逻辑部件

一、逻辑门二、三态门三、驱动器四、锁存器五、三态锁存器旧教材P15重点掌握三态门，锁存器的作用第2页，共84页，2023年，2月20日，星期六在数字电路中实现逻辑运算的电路，简称逻辑门或门电路。例

与门、或门、非门、与非门、或非门逻辑门有两种输出状态：

高电平（逻辑1）低电平（逻辑0）一、逻辑门（门电路）第3页，共84页，2023年，2月20日，星期六

逻辑门的表示方法：(实验指导P128)ABY&ABY≥1AY1

逻辑门国家标准符号旧教材使用符号ABYABYYA与门Y=A∧B或门Y=A∨B非门Y=A第4页，共84页，2023年，2月20日，星期六

逻辑门国家标准符号旧教材使用符号异或门Y=A∨B与非门Y=A∧B或非门Y=A∨BABY≥1ABY&ABY=1ABYABYABY第5页，共84页，2023年，2月20日，星期六二、三态门

而三态门有三种输出状态：

高电平(逻辑1)

低电平(逻辑0)

高阻态

(浮空状态、断开状态)工作状态AYEN高电平低电平高阻态一般逻辑门只有两种输出状态：高电平低电平

高电平低电平AY第6页，共84页，2023年，2月20日，星期六

三态门比逻辑门增加了一个控制端EN（又称使能端），当控制端有效时，三态门处于工作态，否则处于高阻态。三态门AYEN高电平低电平高阻态逻辑门高电平低电平AY第7页，共84页，2023年，2月20日，星期六ENAY

0

0

0

0

1

110高阻

11高阻AYENAYEN功能表ENAY

1

0

0

1

1

100高阻

01高阻三态门控制端高电平有效控制端低电平有效第8页，共84页，2023年，2月20日，星期六高阻态的特点处于高阻状态的三态门，其输出端既不会有电流流出，也不会有电流流入，如果与总线相连，此时三态门电路仍连在总线,

但电气上与总线处于断开状态，对总线上的信号无影响上。总线AYENAYENAYENAYEN第9页，共84页，2023年，2月20日，星期六用于增强总线的负载能力。三、驱动器(缓冲器)数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第10页，共84页，2023年，2月20日，星期六单向(用于地址、控制总线的驱动)双向(用于数据总线的驱动)普通驱动器三态驱动器数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第11页，共84页，2023年，2月20日，星期六1G2GY3~Y0Y7~Y4A3~A0A7~A4含两个4位三态驱动器功能表1GA3~0Y3~0

0

0

0

0

1

110高阻

11高阻2GA7~4Y7~4

0

0

0

0

1

110高阻

1

1高阻第12页，共84页，2023年，2月20日，星期六GDIR

双向三态驱动器74LS245Y7~Y0A7~A0功能表

GDIR

0

0AY0

1AY10高阻

11高阻OET

双向三态驱动器74LS245B7~B0A7~A0OET

0

0AB

0

1AB10高阻

11高阻第13页，共84页，2023年，2月20日，星期六四、

锁存器(触发器)

组合逻辑电路和时序逻辑电路组合逻辑电路中，输出信号仅与输入信号当时的状态有关，与电路在此之前的状态无关。时序逻辑电路中，输出信号不仅与输入信号当时的状态有关,

还与电路在此之前的状态有关。第14页，共84页，2023年，2月20日，星期六组合逻辑电路例

:逻辑门、三态门、驱动器等。YAB与

ABY输出信号Y的状态仅与输入信号A、B当时的状态有关，与A、B过去的状态无关。第15页，共84页，2023年，2月20日，星期六DQCPD触发器时序逻辑电路例

:触发器输出信号Q的状态不仅与输入信号D当时的状态有关，还与Q过去的状态有关。CPDQ第16页，共84页，2023年，2月20日，星期六

以D触发器为例DQCPR输入端D输出端Q触发端CP清0端

R当R=0时，不论D、CP为何值,Q=0

触发器是时序逻辑电路常用的基本单元。D触发器、J-K触发器、R-S触发器第17页，共84页，2023年，2月20日，星期六D触发器的特点：当触发信号有效时，输出Q随输入D变化,即Q=D；当触发信号无效时，即变成非触发信号后，输出Q不随输入D变化，而保持非触发信号前的状态，Q=Q0

将非触发信号前的状态Q0锁存在Q中,故触发器又称为锁存器D触发器DQCP触发信号:高电平CPDQ第18页，共84页，2023年，2月20日，星期六

按触发信号的不同，触发器分为：上升沿触发下降沿触发高电平触发低电平触发边沿触发电平触发CP第19页，共84页，2023年，2月20日，星期六1.

上升沿触发方式CP

DQ

CP

CPDQ0011

其它×Q0(不变）2.下降沿触发方式

CP

DQ

CP

CPDQ0011

其它×Q0(不变）第20页，共84页，2023年，2月20日，星期六3.高电平触发方式CP

DQCP

CPDQ

100

111

其它×Q0(不变）4.低电平触发方式

CP

DQCP

CPDQ

000

011

其它×Q0(不变）第21页，共84页，2023年，2月20日，星期六五、三态锁存器具有三态和锁存功能的驱动器具有三态和锁存功能的驱动器D0Q0D7Q7OEG功能表OEGDQ

0

1000

111

0

其它×Q0(不变）

1××高阻

OE

高阻控制

G

触发控制第22页，共84页，2023年，2月20日，星期六三态锁存器8282DI0DO0DI7DO7OE

STB功能表OESTBDIDO

000

011

0

其它×Q0(不变）

1××高阻

OE

高阻控制

STB

触发控制第23页，共84页，2023年，2月20日，星期六第二节

有关概念介绍

一、主频，外频，倍频系数

二、

T状态

三、总线周期

四、指令周期

五、时序

六、

时序图第24页，共84页，2023年，2月20日，星期六一、主频，外频，倍频系数

CPU是在时钟信号的控制下工作时钟信号是一个按一定电压幅度，一定时间间隔发出的脉冲信号

CPU所有的操作都以时钟信号为基准

CPU按严格的时间标准发出地址，控制信号，存储器、接口也按严格的时间标准送出或接受数据.

这个时间标准就是由时钟信号确定。CLK第25页，共84页，2023年，2月20日，星期六CPU的主频或内频指CPU的内部工作频率。

主频是表示CPU工作速度的重要指标，在CPU其它性能指标相同时,主频越高,CPU的速度越快CPU的外频或系统频率指CPU的外部总线频率。倍频系数指CPU主频和外频的相对比例系数。

8088/8086/80286/80386的主频和外频值相同;从80486DX2开始，CPU的主频和外频不再相同，将外频按一定的比例倍频后得到CPU的主频，即：

CPU主频=外频×倍频系数

PC机各子系统时钟(存储系统，显示系统，总线等)是由系统频率按照一定的比例分频得到。第26页，共84页，2023年，2月20日，星期六外频性能指标8088CPU

频率f：1秒内的脉冲个数4.77MHz

周期T=1/f210ns

占空比：高电平在一个周期中的比例1:3CLKT第27页，共84页，2023年，2月20日，星期六

相邻两个脉冲之间的时间间隔，称为一个时钟周期，又称T状态（T周期）。二、T状态

每个T状态包括：下降沿、低电平、上升沿、高电平CLKT第28页，共84页，2023年，2月20日，星期六

CPU通过总线完成与存储器、I/O端口之间的操作，这些操作统称为总线操作。三、总线周期数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第29页，共84页，2023年，2月20日，星期六执行一个总线操作所需要的时间称为总线周期。第30页，共84页，2023年，2月20日，星期六一个基本的总线周期通常包含4个T状态，按时间的先后顺序分别称为T1、T2、T3、T4

总线周期T1T2T3T4CLK第31页，共84页，2023年，2月20日，星期六执行一条指令所需要的时间称为指令周期。执行一条指令的时间:

是取指令、执行指令、取操作数、存放结果所需时间的总和。用所需的时钟周期数表示。四、指令周期例

MOVBX,AX2个T周期

MULBL70~77个T周期第32页，共84页，2023年，2月20日，星期六不同指令的执行时间(即指令周期)是不同的;

同一类型的指令，由于操作数不同，指令周期也不同例

MOVBX,AX2个T周期

MULBL70~77个T周期

MOV[BX],AX14个T周期第33页，共84页，2023年，2月20日，星期六例2

执行ADD[BX],AX包含:

1)

取指令存储器读周期

2)

取(DS:BX)内存单元操作数存储器读周期

3)

存放结果到(DS:BX)内存单元存储器写周期例1

执行MOVBX,AX包含:

取指令存储器读周期

执行指令的过程中，需从存储器或I/O端口读取或存放数据，故一个指令周期通常包含若干个总线周期第34页，共84页，2023年，2月20日，星期六8088CPU取指令、执行指令分别由BIU、EU完成，取指和执行指令可是并行的，故8088CPU的指令周期可以不考虑取指时间。

第35页，共84页，2023年，2月20日，星期六

为实现某个操作，芯片上的引脚信号在时钟信号的统一控制下，按一定的时间顺序发出有效信号，这个时间顺序就是时序。五、时序

数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第36页，共84页，2023年，2月20日，星期六描述某一操作过程中，芯片/总线上有关引脚信号随时间发生变化的关系图，即时序图。六、时序图时间有关引脚信号T1T2T3T4A19~A0D7~D0ALECLKMEMR例IBMPC/XT总线上存储器读周期时序第37页，共84页，2023年，2月20日，星期六

学习时序的目的:

加深对指令执行过程及计算机工作原理的了解。设计接口时，需考虑各引脚信号在时序上的配合。第38页，共84页，2023年，2月20日，星期六第三节

8088的引脚功能一、8088的两种工作模式二、8088在最小模式下的引脚功能第39页，共84页，2023年，2月20日，星期六一、8088的两种工作模式

用8088CPU构成一个系统时，根据所连的存储器和外设规模的不同，有两种不同的工作模式:

最小模式

最大模式第40页，共84页，2023年，2月20日，星期六

8088CPU是双列直插式芯片，

共有40条引脚;

引脚33决定工作模式:

接地，最大模式接+5V,最小模式

在两种模式下引脚24~31

有不同的名称和意义8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET第41页，共84页，2023年，2月20日，星期六系统规模小:只含有一个8088CPU不含数字运算协处理器、输入/输出协处理器系统的控制总线直接由8088CPU的控制线供给，系统中的总线控制逻辑电路被减少到最小。1．最小模式第42页，共84页，2023年，2月20日，星期六8088在最小模式下的典型配置参看教材新P151旧P143

地址锁存器8282(两片)STBOE数据收发器OE8286TA15~A8S6~S3/A19~A16AD7~AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线数据总线控制总线8284ACLKRESETREADY+5V内存I/O接口第43页，共84页，2023年，2月20日，星期六

系统规模较大:

除8088CPU外，还可以有其它协处理器

如数字运算协处理器8087

输入/输出协处理器8089

系统的控制总线由总线控制器8288来提供

8288增强了8088CPU总线的驱动能力将8088的状态信号(S2~S0)进行译码，提供8088对存储器、I/O接口进行控制所需的信号2．最大模式第44页，共84页，2023年，2月20日，星期六8088

在最大模式下的典型配置参看教材新P152旧P144+5V地址锁存器8282(两片)STB

数据收发器OE8286T

MRDC8288MWTC

总线IORC控制器IOWCINTA8259A及有关电路

A15~A8S6~S3/A19~A16AD7~AD0CLKRESETREADYMN/MXVCCRDQS0QS1LOCKTESTHIGHNMIGNDGND8284ACLKDT/RDENALE8088CPU地址总线数据总线控制总线PC总线插槽RESETREADYS0S1S2INTRRQ/GT0RQ/GT1第45页，共84页，2023年，2月20日，星期六二、

8088的引脚功能8088引脚图参见教材新P173旧P1458088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最大组态（最小组态）VCCA15A16/S3A17/S4A18/S5A19/S6(HIGH)(SSO)MN/MXRDRQ/GT0(HOLD)RQ/GT1(HLDA)LOCK(WR)S2(IO/M)S1(DT/R)S0(DEN)QS0(ALE)QS1(INTA)TESTREADYRESET

8088CPU是双列直插式芯片，

共有40条引脚;

引脚33决定工作模式:

接地，最大模式接+5V,最小模式

在两种模式下引脚24~31

有不同的名称和意义第46页，共84页，2023年，2月20日，星期六VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态1.电源、时钟和工作模式选择Vcc接+5VCLK接4.77MHz2个GND接地MN/MX接+5V2.访问I/O端口、存储器的控制信号IO/M选择I/O或存储器操作RD读操作控制WR写操作控制3.地址/数据、地址/状态复用信号AD7~AD0地址/数据复用信号A15~A8 地址线A19~A16/S6~S3地址/状态复用信号新P153旧P1454.地址锁存允许信号ALE8088在最小模式下的引脚和功能:

第47页，共84页，2023年，2月20日，星期六VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态5.数据允许DEN、数据传送方向DT/R6.

可屏蔽中断请求INTR

中断响应INTA7.

非屏蔽中断请求NMI8.

总线保持请求HOLD

总线保持响应HLDA第48页，共84页，2023年，2月20日，星期六VCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND最小组态9.准备就绪信号READY10.检测信号TEST11.系统状态信号SSO与IO/M、DT/R组合反映当前总线执行的是什么操作12.复位信号RESET

结束CPU当前操作，内部寄存器恢复初始状态CS=FFFFh,其它为0第49页，共84页，2023年，2月20日，星期六第四节

8088在最小模式下的时序一、I/O端口、存储器读周期二、I/O端口、存储器写周期

三、中断响应周期(在第六章介绍)第50页，共84页，2023年，2月20日，星期六内存I/O接口8088在最小模式下的典型配置

地址锁存器8282(两片)STB

OE数据收发器OE8286

T

A15~A8S6~S3/A19~A16AD7~AD0ALECLKRESETREADYMN/MXVCCGNDGNDDENDT/RIO/MWRRDHOLDHLDAINTRINTANMITESTSSO8088CPU地址总线数据总线控制总线8284ACLKRESETREADY+5V第51页，共84页，2023年，2月20日，星期六一、I/O端口、存储器读周期时序

指8088CPU从I/O端口或存储器读取数据时，各有关引脚信号随时间变化的情况。

（参见教材新P158旧P150）数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第52页，共84页，2023年，2月20日，星期六8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESETI/O端口、存储器读周期时序T1T2T3T4A19~A16/S6~S3IO/MA15~A8ALERDDT/RDENCLKS6~S3A7~A0

A19~A16

D7~D0高IO低Mem

AD7~AD0第53页，共84页，2023年，2月20日，星期六二、

I/O端口、存储器写周期时序

指8088CPU向I/O端口或存储器进行写数据时，各有关引脚信号随时间变化的情况。

（参见教材新P159旧P151）数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第54页，共84页，2023年，2月20日，星期六I/O端口、存储器写周期时序T1T2T3T4A19~A16/S6~S3IO/MA15~A8

AD7~AD0ALEWRDT/RDENCLKS6~S3A7~A0

A19~A16

D7~D0高IO低Mem8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SSOMN/MXRDHOLDHLDAWRIO/MDT/RDENALEINTATESTREADYRESET第55页，共84页，2023年，2月20日，星期六第五节

总线技术一、总线概述二、PC总线概述三、IBMPC/XT总线1.IBMPC/XT总线信号2．IBMPC/XT总线时序第56页，共84页，2023年，2月20日，星期六一、总线概述1.

什么是总线2.

总线标准3.

总线的性能指标4.

总线体系结构5.

总线的发展趋势第57页，共84页，2023年，2月20日，星期六总线是连接多个功能部件的一组公共信号线1.什么是总线数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第58页，共84页，2023年，2月20日，星期六

总线是构成微型计算机应用系统的重要技术，总线设计的好坏直接影响:

整个微机系统的性能、可靠性、可扩展性和可升级性第59页，共84页，2023年，2月20日，星期六

对总线插坐的尺寸、引线数目、各引线信号的含义、时序和电气参数等作明确规定，这个规定就是总线标准。

2.

总线标准（总线规范）第60页，共84页，2023年，2月20日，星期六IBMPC/XTBUSISA工业标准体系结构(IndustrialStandardArchitecture)EISA

扩展工业标准体系结构(ExtendedIndustrialStandardArchitecture)VESA

视频电气标准协会(又称VL-bus

)(VideoElectronicsStandardsAssociation)PCI外部设备互连(PeripheralComponentInterconnect)USB

通用串行总线

(UniversalSerialBus)AGP图形加速端口(显卡专用线)(AcceleratedGraphicsPort)PC系列机上采用的总线标准：第61页，共84页，2023年，2月20日，星期六

机械规范：规定总线的根数、插座形状、引脚排列等功能规范：规定总线中每根线的功能。从功能上，总线分成三组：地址总线、数据总线、控制总线电气规范：规定总线中每根线的传送方向、有效电平范围、负载能力等时间规范：规定每根线在什么时间有效，通常以时序图的方式进行描述

总线标准的内容第62页，共84页，2023年，2月20日，星期六

便于采用模块化设计方法,简化系统设计厂家面向总线设计各种插件板，产品具有通用性，用户可灵活选购必要的插件板构成所需的系统。

便于系统的扩充和升级一个插件板只要满足总线标准，就可连接到带有这种总线标准的计算机系统中。加插功能卡扩充系统功能研制新的插件板更新系统功能

采用标准总线的优点第63页，共84页，2023年，2月20日，星期六总线是接口的直接承受对象在介绍硬件接口电路之前介绍总线标准及时序的原因第64页，共84页，2023年，2月20日，星期六计算机总线主要是负责计算机各模块间的数据传送总线性能的衡量也是围绕这一职能而定义、测试和比较3.总线的性能指标数据总线DB控制总线CB地址总线AB存储器I/O接口输入设备I/O接口输出设备CPU第65页，共84页，2023年，2月20日，星期六①总线工作频率MHz②总线宽度bit

指总线每次能传输数据的最大位数③

总线传输率MB/s

总线传输率=总线工作频率总线宽度/8/N 其中:N为完成一次数据传送所需的时钟周期数④

信号线数

指AB、DB、CB线数的总和信号线数与性能无正比关系，但与复杂程度成正比总线的主要性能指标第66页，共84页，2023年，2月20日，星期六⑤

数据/地址总线的多路复用和非多路复用

复用指一根线上分时传送多种信号,即一线多用.⑥

数据传输方式

同步方式,异步方式,半同步方式⑦负载能力

总线带负载的能力,

常用可连接的扩增电路板数表示。

总线控制方式

主要指突发传输、并发工作、自动配置、仲裁方法、中断方式等.

其它指标

电源电压等级(5V或3.3V);能否扩展为64位等第67页，共84页，2023年，2月20日，星期六

单总线体系结构

指微机中所有模块都连接在单一总线上。如早期的IBMPC、XT机：采用IBMPC/XT总线

多总线体系结构

指微机中采用多种总线，各模块按数据传输速率的不同，连接不同的总线上。如Pentium微机:内部有ISA、PCI、AGP等。4.总线体系结构第68页，共84页，2023年，2月20日，星期六单总线结构(IBMPC/XT主板示意图)8088CPUROMRAM键盘接口扬声器接口地址锁存器数据驱动器总线控制器8288中断控制器8259ADMA控制器时钟控制器电源及其他辅助电路PC/XT总线插槽1PC/XT总线插槽2PC/XT总线插槽3PC/XT总线插槽8、、、、、显示卡多功能卡实验箱驱动卡第69页，共84页，2023年，2月20日，星期六550MHzIDE2PentiumIII北桥440BXAGP南桥PIIX4ECMOS&RTCUSB超级I/OIDE1COM1COM2LPT1550MHzL1CacheL2Cache处理机总线100MHz100MHzPCI总线33MHzPCI插槽ISA插槽ISA总线8MHz内存条ROMBIOS显示器硬盘光驱软驱键盘鼠标打印机MODEM66MHz显卡多总线结构第70页，共84页，2023年，2月20日，星期六不断提高传输速率几MB/s几百MB/s不断降低功耗

电源5.0V3.0V1.6V;

采用休眠技术智能化、层次化

支持即插即用;多总线结构

5.总线的发展趋势第71页，共84页，2023年，2月20日，星期六二、PC总线概述

PC机在主板上设置一些标准扩展插槽，用来扩充PC机功能，这些插槽统称为PC总线。第72页，共84页，2023年，2月20日，星期六1244.774.77第73页，共84页，2023年，2月20日，星期六三、IBMPC/XT总线教材新P266旧P2621.IBMPC/XT总线信号2.IBMPC/XT总线时序第74页，共84页，2023年，2月20日，星期六1.IBMPC/XT总线信号第75页，共84页，2023年，2月20日，星期六IBMPC/XT总线插槽引脚信号GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/OCHCKD7D6D5D4D3D2D1D0I/OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0

第76页，共84页，2023年，2月20日，星期六电源及其他10根：

OSCCLK5V12VGND状态线3根：

I/OCHCKI/OCHRDYCARDSLCTD地址线20根

A0~A19地址总线，单向输出，由CPU或DMAC发出数据线8根

D0~D7数据总线，双向输出控制线21根IBMPC/XT总线插槽引脚信号GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/OCHCKD7D6D5D4D3D2D1D0I/OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8A7A6A5A4A3A2A1A0

第77页，共84页，2023年，2月20日，星期六

总线控制器8288发出:ALE

地址锁存允许信号MEMR

存储器读控制信号MEMW

、、写、、IORI/O端口读控制信号IOW

、、写、、

外设发向8259A:IRQ2~IRQ7

中断请求信号

IBMPC/XT总线插槽引脚信号GNDRESET+5VIRQ2-5VDRQ2-12V+12VGNDMEMWMEMRIOWIORDACK3DRQ3DACK1DRQ1DACK0CLOCKIRQ7IRQ6IRQ5IRQ4IRQ3DACK2T/CALE+5VOSCGNDI/OCHCKD7D6D5D4D3D2D1D0I/OCHRDYAENA19A18A17A16A15A14A13A12A11A10A9A8