CCD时序电路与数据缓存器的一体化设计-设计应用

精品文档-下载后可编辑CCD时序电路与数据缓存器的一体化设计-设计应用摘要：在分析了Sarnoff公司的VCCD512H面阵型CCD图像传感器驱动时序关系的基础上，结合某CCD相机电子系统的总体要求，完成了基于FPGA驱动时序发生器与数据缓存器的一体化设计。选用Xilinx公司的XQ2V3000系列FPGA作为硬件设计平台，运用VHDL语言对驱动时序电路和数据缓存子系统进行了描述，并采用Alter公司的QuartusII集成设计软件对设计进行了RTL级仿真及配置。仿真结果表明，所设计的基于FPGA一体化时序与数据缓存子系统不仅可以满足CCD芯片和视频处理的时序要求，还可以与CCD相机控制系统进行可靠的串行通信，从而检测和控制相机的工作状态。

1引言

近年来，多通道面阵CCD相机在气象观测、环境检测、海洋遥感和资源调查等领域获得了广泛的应用。而在CCD的应用技术中，尤其是高速、多通道CCD的应用中，CCD驱动时序的产生和信号的实时输出是两个非常关键的问题[1]。高速、多通道CCD器件的驱动时序通常是一组周期性且关系比较复杂的脉冲信号，它是影响CCD器件性能的一个重要因素；而产生的多组像元信号如何正确的转换成一帧完整图像，也必须根据实际的硬件要求而采取不同的设计方案。

本文在分析了Sarnoff公司的VCCD512H型帧转移面阵CCD芯片的特性和工作过程后，结合整个CCD相机电子系统的要求，完成了基于FPGA技术的驱动时序发生器与数据缓存器的一体化设计，即在一块FPGA芯片上实现对时序与数据缓存系统的控制。昀后针对Xilinx公司的FPGA器件XQ2V3000对设计进行了配置及仿真，从而验证了该设计方案的可行性。2驱动时序发生器与数据缓存器一体化设计原理

2.1CCD器件结构及工作原理

美国Sarnoff公司的VCCD512H是背照型帧转移面阵CCD，它由两个感光区、两个存储区和读出寄存器构成。每个感光区（或存储区）包含8个子阵列，每个子阵列含有256（行）×64（列）个有效像元，整个像面则由16个子阵列，共512×512个有效像元构成，我们在应用中，对像元做了水平方向‘二合一’处理，使得整个像面共由512x256个有效像元构成,昀终16路信号并行输出。

电荷移动方向如图1中箭头所示，先由感光区转移到存储区（A1,A2,A3为帧转移控制信号），再由存储区转移到读出寄存器（B1,B2,B3为行转移控制信号），而后在读出控制信号（C1,C2,C3为像元转移控制信号）的作用下顺序读出。16个子阵列有各自独立的读出寄存器和CDS放大器。信号的输出方式是16个端口并行输出，送到后续的模拟、数字信号处理电路[2]。

2.2驱动时序分析

由芯片结构可知，CCD的一个工作周期分两个阶段：感光阶段和转移阶段。在感光阶段，感光阵列接受外界光源照射产生电荷，帧转移控制信号A不变，感光阵列和帧存储区之间为阻断态，不会发生电荷转移现象；同时由行转移控制信号B控制，存储区中的电荷逐行转移到转移寄存器；行转移时，像元转移控制信号C不变，无像元信号输出；每行信号中，各像元电荷逐次经过输出放大器输出，每读出一行信号，进行行转移。三相CCD中，电荷的转移是通过三相控制电压按一定顺序依次变化来实现的。此处，进行电荷转移时，三相控制时序依次变化；三相信号不变时，为阻断态。为保证信号电荷的完整转移，各相时序间必须保证一定的电平交叠[3]。

在帧转移阶段，帧转移控制信号A与行转移控制信号B相同，且一直有效。同时像元控制信号C也一直有效，但输出数据无效。进入感光阶段，首先进行行转移，开始信号的输出，同时感光区像元进入电荷积累。为保证信号读出的完整性，整帧转移的行数、输出的行数、像元数都进行了一定的冗余设置[4]。

2.3数据缓存器工作原理如图2所示，CCD传感器为16路并行输出，每路为256×32×12bit,即8192×12bit，现采用VHDL硬件描述语言，设计实现了一种基于片上集成的双口RAM缓存器。

本设计中选用的控制器件FPGA为Xilinx公司XQ2V3000，其片内的共有96个双口RAM，每个RAM的深度为16K,而在该系统中为了实现帧缓存的功能，在设计中采用了两个双口RAM并行连接的方式，从而组合成了16K×16bit的双口RAM缓存单元，共占用RAM资源34个。双口RAM的写入地址为14位，由写入地址发生器统一提供，与CCD的驱动波形相配合[5]。具体实现时是将双口RAM分成上下两区（每个缓冲区共有64x266个像元），前一幀周期左边写上半区，右边读下半区；后一幀周期，左边写下半区时，右边读上半区。其写入过程为:首先由A、B三相驱动脉冲（共266个波形）配合，完成A-B的电荷转移；然后用B波形完成两次B-C转移（两行合并），再用C波形完成72次串出，其中仅有64个有效（第3-66像元），其余为过扫描，用于行箝位。这一过程重复133次，（前5次丢弃）。因为图像数据的读出要按预定顺序，即512行从上到下，每行256个像元从左到右。为此，将17个双口RAM的输出作为一个整体来考虑，其存储量为(512×256+128)×12bit,即131,200×12bit，需要18位地址，该读出地址的形成可以用一个18位计数器和一个译码器完成[6]。

如图3所示，在幀正程期间，从数据缓存读出512×256×12bit的图像数据，在帧逆程期间，缓存器中的辅助数据紧随其后被读出。

3一体化设计的FPGA实现及仿真结果

3.1现场可编程门阵列（FPGA）

系统中采用容量比较大的FPGA，利用VHDL硬件描述语言完成CCD驱动时序的设计和数据的高速读写。这种实现方法可以使采集系统灵活、简单、方便，具有很强的可扩展性，可根据需要设计为不同数据宽度、不同容量的数字系统，接口电路简洁且不占用系统地址资源，系统移植或升级换代方便，而且控制简单，易于实现[7]。

3.2时序仿真结果

在编程软件QuartusII集成设计环境下，用VHDL语言以自上而下的方式，对CCD驱动时序和数据缓存系统进行了描述，仿真后得到部分结果如下图所示。

图4为在帧转移过程中，通过对时钟CLK的计数而产生了频率相同、相位不同的A、B驱动脉冲信号，并且通过后续的示波器检测得知电平交叠达到了75％以上，满足技术手册的要求。

图5为RAM选择地址仿真图。系统总共有17个RAM缓存器，并且把每个RAM分为了上、下两个半区。设CEr为16位用来选择RAM的位置，其中高8位为上半区，低8位为下半区，并且交替选择（上半区读出时，下半区为写入，反之亦然）。从昀终的仿真图中可以看出，时序复合设计要求。

4结束语

本文的创新点在于采用了FPGA技术设计CCD驱动时序和缓存器电路，使原来复杂的电路设计变成只需1片FPGA就能完