数字电路总复习组合逻辑电路

数字电路总复习组合逻辑电路第一页，共54页。3.1

组合逻辑电路的分析与设计方法3.2编码器3.3译码器3.4数据选择器3.5加法器3.6比较器第3章组合逻辑电路第二页，共54页。3.1组合逻辑电路的分析与设计方法组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）第三页，共54页。3.1.1组合逻辑电路的分析方法一、组合逻辑电路分析的一般步骤Z1=F1(X1，X2…，Xn)Z2=F2(X1，X2…，Xn)…Zm

=Fm(X1，X2…，Xn)

在任何时刻，电路的输出只取决于该时刻的输入，而与电路的原来状态没有关系

组合逻辑电路分析给定一组合逻辑电路找出其输入输出逻辑关系

描述其逻辑功能

评价是否为最佳设计方案

第四页，共54页。3.1.1组合逻辑电路的分析方法①所列步骤不必生搬硬套，应该根据实际情况灵活运用，适当删减。②对逻辑表达式的化简这里一般用代数法对逻辑表达式进行化简或变换。由基本逻辑门组成据每个逻辑门的输出输入关系写出并化简总结真值表的规律第五页，共54页。逻辑图逻辑表达式

1

1最简与或表达式化简

2

2从输入到输出逐级写出3.1.1组合逻辑电路的分析方法二、组合逻辑电路分析实例第六页，共54页。最简与或表达式

3真值表

3

4电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。

43.1.1组合逻辑电路的分析方法第七页，共54页。3.1.2组合逻辑电路的设计方法一、组合逻辑电路的设计步聚

实际逻辑问题逻辑电路根据确定的输入、输出变量关系及逻辑赋值列出真值表。将实际逻辑命题转化为逻辑关系。规定输入、输出变量以及各变量状态的逻辑赋值根据真值表写出逻辑函数表达式。设计质量标准：除了正确实现逻辑功能，还要看是否使用了最少数量的逻辑门，逻辑门输入变量数是否最少。

第八页，共54页。二、组合逻辑电路的设计实例

3.1.2组合逻辑电路的设计方法真值表电路功能描述例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。

1穷举法

1第九页，共54页。3.1.2组合逻辑电路的设计方法

2逻辑表达式或卡诺图最简与或表达式化简

3

2已为最简与或表达式

4逻辑变换

5逻辑电路图用与非门实现用异或门实现第十页，共54页。3.2编码器与译码器编码与译码编码：以二进制码来表示给定的数字、字符信息。码元：一位二进制代码叫做一个码元，它有0、1两种状态。二进制编码：用不同码字表示各种各样的信息。码字：n个码元可以有2n种不同的组合，每种组合称为一个码字。常用的编码：二进制编码（自然二进制码）、二-十制编码（8421BCD码）、字符编码（ASCII码）第十一页，共54页。实现编码操作的电路称为编码器。3.2.1编码器编码器表示方法：功能表（真值表）、逻辑图、逻辑表达式、波形图等编码器功能：从m个输入信号中选中一个并编成一组二进制代码并行输出m≤2n第十二页，共54页。3.2.1编码器一、二进制编码器集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效用n位二进制代码对2n个信号进行编码的电路第十三页，共54页。3.2.1编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX

＝0表示是编码输出；YEX

＝1表示不是编码输出。第十四页，共54页。集成3位二进制优先编码器74LS148的级联16线-4线优先编码器3.2.1编码器第十五页，共54页。二、二-十进制编码器将十进制数的0~9编成二进制代码的电路二-十进制74LS147优先编码器真值表3.2.1编码器第十六页，共54页。3.2.1编码器第十七页，共54页。3.2.2译码器译码器功能：从n位并行输入的二进制代码，根据译码要求，选择m个输出中的一个或几个输出译码信息把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。第十八页，共54页。3.2.2译码器一、二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。第十九页，共54页。74LS138译码器真值表输入：自然二进制码输出：低电平有效3.2.2译码器第二十页，共54页。3.2.2译码器A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。第二十一页，共54页。74LS138的级联3.2.2译码器第二十二页，共54页。3.2.2译码器二、二-十进制译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。第二十三页，共54页。3.2.2译码器74LS42译码器真值表第二十四页，共54页。3.2.2译码器第二十五页，共54页。三、显示译码器3.2.2译码器1、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。第二十六页，共54页。3.2.2译码器b=c=f=g=1a=d=e=0时c=d=e=f=g=1a=b=0时第二十七页，共54页。3.2.2译码器共阴极显示译码器真值表2、显示译码器第二十八页，共54页。3.2.2译码器逻辑表达式逻辑图第二十九页，共54页。3.2.2译码器74LS48显示译码器功能表第三十页，共54页。辅助端功能3.2.2译码器第三十一页，共54页。引脚排列图3.2.2译码器第三十二页，共54页。3.2.3译码器的应用一、构成数据分配器或时钟分配器数据分配器也称多路分配器，它可以按地址的要求把1路输入数据分配到多输出通道中某一个特定输出通道去。DX2X11X0DX0X1X2Y0第三十三页，共54页。3.2.3译码器的应用二、实现逻辑函数用译码器实现逻辑函数1、把函数转换为最小项表达式或标准与或表达式ABC12、根据函数中的变量，选择译码器（选三变量译码器）≥1F3、把译码器的输入端分别接逻辑函数的变量第三十四页，共54页。3.2.3译码器的应用三、用于灯光控制第三十五页，共54页。3.3数据选择器一、4选1数据选择器真值表逻辑表达式地址变量输入数据由地址码决定从４路输入中选择哪１路输出。第三十六页，共54页。3.3数据选择器逻辑图第三十七页，共54页。3.3数据选择器二、集成数据选择器集成双4选1数据选择器74LS153选通控制端S为低电平有效，即S=0时芯片被选中，处于工作状态；S=1时芯片被禁止，Y≡0。第三十八页，共54页。3.3数据选择器第三十九页，共54页。3.3数据选择器74LS151的真值表第四十页，共54页。3.3数据选择器数据选择器的扩展第四十一页，共54页。3.4加法器一、半加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数向高位的进位本位的和第四十二页，共54页。3.4加法器二、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第四十三页，共54页。3.4加法器第四十四页，共54页。三、加法器实现多位二进制数相加的电路称为加法器。3.4加法器串行加法器和并行加法器串行加法器第四十五页，共54页。四、加法器的应用3.4加法器1、8421BCD码转换为余3码BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。第四十六页，共54页。3.5数据比较器一、1位数据比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。第四十七页，共54页。3.5数据比较器逻辑表达式逻辑图第四十八页，共54页。3.5数据比较器二、4位数据比较器第四十九页，共54页。3.5数据比较器真值表中的输入变量包括A3与B3、A2与B2、A1与B1

、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇<B＇和A＇=B＇。A＇与B＇是另外两个低位数，设置低位数比较结果输入端，是为了能与其它数值比较器连接，以便组成更多位数的数值比较器；3个输出信号L1(A＞B)、L2(A＜B)、和L3(A＝B)分别表示本级的比较结果。第五十页，共54页。3.5数据比较器逻辑图第五十一页，共54页。