第5章存储体系和结构02

第5章5.1存储系统的组成5.2主存储器的组织5.3半导体随机存储器和只读存储器5.4主存储器的连接与控制5.5提高主存读写速度的技术5.6多体交叉存储技术5.7高速缓冲存储器5.8虚拟存储器5.3半导体随机存储器和只读存储器

主存储器通常分为RAM和ROM两大部分。RAM可读可写，ROM只能读不能写。下面重点讨论RAM的工作原理与结构，以及ROM的基本类型。RAM:randomaccessmemorySRAM:StaticRAMDRAM:DynamicRAM

ROM:readonlymemory注意5.3半导体随机存储器和只读存储器5.3.1RAM记忆单元电路存放一个二进制位的物理器件称为记忆单元，它是存储器的最基本构件，地址码相同的多个记忆单元构成一个存储单元。记忆单元可以由各种材料制成，但最常见的由MOS电路组成。MOS型存储器根据记忆单元的结构又可分为静态RAM和动态RAM两种。静态RAM，即SRAM（StaticRAM），其存储电路以双稳态触发器为基础；动态RAM，即DRAM（DynamicRAM），其存储电路以电容为基础。注意5.3半导体随机存储器和只读存储器六管静态MOS记忆单元电路四管动态MOS记忆单元电路单管动态记忆单元电路2023/2/2456T：指的是由六个晶体管组成，如图中的M1、M2、M3、M4、M5、M6.SRAM中的每一bit存储在由4个场效应管（M1,M2,M3,M4）构成两个交叉耦合的反相器中。另外两个场效应管（M5,M6）是存储基本单元到用于读写的位线(BitLine)的控制开关。SRAM六管结构的工作原理2023/2/24CMOS静态反相器SRAMcell6TSR锁存器SRAM六管结构的工作原理2023/2/247其实CMOS静态反相器等价于一个非门！SRAMcell6T等价于SR锁存器（也就是RS触发器）writing简单的阐释2023/2/248

反相器，是一种电路器件，其输出是输入的逻辑非。如图所示的CMOS静态反相器，由两个互补的金属氧化物半导体场效应管(MOSFET)组成，源极连接在高电平的是P沟道场效应管，源极连接在低电平的是N沟道场效应管。输入电路接在两个场效应管的栅极上，输出电路从两个场效应管的连接处接出。当输入低电平，则P沟道场效应管开通，N沟道场效应管关闭，输出高电平。当输入高电平，则N沟道场效应管开通，P沟道场效应管关闭，输出低电平。这就实现了“反相”输出。反相器2023/2/24SRAM的设计一个SRAM基本单元有0

and1两个电平稳定状态。SRAM基本单元由两个CMOS反相器组成。两个反相器的输入、输出交叉连接，即第一个反相器的输出连接第二个反相器的输入，第二个反相器的输出连接第一个反相器的输入。这实现了两个反相器的输出状态的锁定、保存，即存储了1个位元的状态。除了6管的SRAM，其他SRAM还有8管、10管甚至每个位元使用更多的MOS的实现。这可用于实现多端口（port）的读写访问，如显存或者寄存器堆的多口SRAM电路的实现。2023/2/24SRAM的设计

一般说来，每个基本单元用的MOS数量越少，其占用面积就越小。由于硅芯片（siliconwafer）的生产成本是相对固定的，因此SRAM基本单元的面积越小，在硅芯片上就可以制造更多的位元存储，每位元存储的成本就越低。内存基本单元使用少于6个MOS是可能的—如3管,甚至单管，但单管存储单元是DRAM，不是SRAM。2023/2/24SRAM的设计访问SRAM时，字线（WordLine）加高电平，使得每个基本单元的两个控制开关用的MOS管M5与M6开通，把基本单元与位线（BitLine）连通。位线用于读或写基本单元的保存的状态。虽然不是必须两条取反的位线，但是这种取反的位线有助于改善噪声容限.2023/2/2412SRAM的操作SRAM的基本单元有3种状态：standby

(电路处于空闲),reading

(读)与writing

(修改内容).SRAM的读或写模式必须分别具有"readability"（可读）与"writestability"（写稳定）.Standby如果字线（WordLine）没有被选为高电平,那么作为控制用的M5与M6两个晶体管处于断路，把基本单元与位线隔离。由M1

–M4组成的两个反相器继续保持其状态，只要保持与高、低电平的连接。2023/2/2413Reading假定存储的内容为1,即在Q处的电平为高.读周期之初，两根位线预充值为逻辑1,随后字线WL充高电平，使得两个访问控制MOS管M5与M6通路。第二步是保存在Q的值传递给位线BL在它预充的电位，而泻掉（BL非）预充的值，这是通过M1与M5的通路直接连到低电平使其值为逻辑0

(即Q的高电平使得MOS管M1通路).在位线BL一侧，MOS管M4与M6通路，把位线连接到VDD所代表的逻辑1

(M4作为P沟道场效应管，由于栅极加了（Q非）的低电平而M4通路).如果存储的内容为0,相反的电路状态将会使（BL非）为1而BL为0.只需要（BL非）与BL有一个很小的电位差，读取的放大电路将会辨识出哪根位线是1哪根是0.敏感度越高，读取速度越快。SRAM的操作2023/2/2414Writin写周期之初，把要写入的状态加载到位线。如果要写入0，则设置（BL非）为1且BL为0。随后字线WL加载为高电平，位线的状态被载入SRAM的基本单元。这是通过位线输入驱动（的MOS管）被设计为比基本单元（的MOS管）更为强壮，使得位线状态可以覆盖基本单元交叉耦合的反相器的以前的状态！SRAM的操作RAM的特点：单管动态MOS存储单元电路

delitan加入VIP|个人中心|

|百度首页

百度文库_文档分享平台新闻网页贴吧知道音乐图片视频地图百科文库3帮助全部DOCPPTTXTPDFXLS

首页分类教育文库精品文库个人认证机构合作文库VIP个人中心百度文库专业资料IT/计算机计算机硬件及网络上传文档评价文档：

相关文档推荐微机原理与接口技术v20-...

136页

免费

微机原理与接口技术第四...

87页

免费

微机原理与接口技术,第四...

36页

免费

微机原理与接口技术-第4...

29页

免费

微机原理与接口技术(楼顺...

73页

免费

微机原理与接口技术第4章elsiebess上传于2016-03-10|暂无评价|3人阅读|0次下载|暂无简介|举报文档--------------------------------------------------------------------------------

分享到：QQ空间新浪微博人人网微信/83

加入VIP,免劵下载本文大小：2.33MB1下载券下载

收藏此文档

您的评论写点评论支持下文档贡献者~240发布评论用户评价暂无评论

xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx©2016Baidu使用百度前必读|文库协议|网站地图xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx半导体存储芯片简介1.半导体存储芯片的基本结构存储芯片片选线的作用用16K×1位的存储芯片组成64K×8位的存储器

32片2.半导体存储芯片的译码驱动方式(1)线选法(2)重合法三、随机存取存储器(RAM)1.静态RAM(SRAM)(1)静态RAM基本电路A´触发器非端1T4T~触发器5TT6、行开关7TT8、列开关7TT8、一列共用A

触发器原端T1~T4T5T6T7T8A´A写放大器写放大器DIN写选择读选择DOUT读放位线A位线A´列地址选择行地址选择T1~T4A´T1

~T4T5T6T7T8A写放大器写放大器DIN写选择读选择读放位线A位线A´列地址选择行地址选择DOUT

①静态RAM基本电路的读

操作行选

T5、T6开T7、T8开列选读放DOUTVAT6T8DOUT读选择有效T1~T4T5T6T7T8A´ADIN位线A位线A´列地址选择行地址选择写放写放读放DOUT写选择读选择

②静态RAM基本电路的写

操作行选T5、T6开两个写放DIN列选T7、T8开（左）

反相T5A´（右）

T8T6ADINDINT7写选择有效T1~T4(2)静态RAM芯片举例①Intel2114外特性存储容量1K×4

位I/O1I/O2I/O3I/O4A0A8A9WECSVCCGNDIntel2114…

②Intel2114RAM矩阵(64×64)读A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………0…164832………第一组第二组第三组第四组0163248CSWE15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0…164832………第一组第二组第三组第四组150311647326348…………01632480000000000…………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组150311647326348…………01632480…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………第一组第二组第三组第四组150311647326348…………0163248读写电路读写电路读写电路读写电路0…164832………I/O1I/O2I/O3I/O4A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS0…164832………第一组第二组第三组第四组I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O40…164832………第一组第二组第三组第四组I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………第一组第二组第三组第四组I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路0…164832………第一组第二组第三组第四组I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O40…164832………第一组第二组第三组第四组I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路01632480…164832………ACSDOUT地址有效地址失效片选失效数据有效数据稳定高阻(3)静态RAM读时序tAtCOtOHAtOTDtRC片选有效读周期

tRC

地址有效下一次地址有效读时间

tA

地址有效数据稳定tCO

片选有效数据稳定tOTD

片选失效输出高阻tOHA

地址失效后的数据维持时间ACSWEDOUTDIN(4)静态RAM(2114)写

时序tWCtWtAWtDWtDHtWR写周期

tWC

地址有效下一次地址有效写时间

tW

写命令WE

的有效时间tAW地址有效片选有效的滞后时间tWR片选失效下一次地址有效tDW数据稳定

WE失效tDH

WE失效后的数据维持时间DD预充电信号读选择线写数据线写选择线读数据线VCgT4T3T2T11(1)动态RAM基本单元电路2.动态RAM(DRAM)读出与原存信息相反读出时数据线有电流为“1”数据线CsT字线DDV010110写入与输入信息相同写入时CS充电为“1”放电为“0”T3T2T1T无电流有电流单元电路读写控制电路列地址译码器………读选择线写选择线D行地址译码器001131311A9A8A7A6A531A4A3A2A1A0刷新放大器写数据线读数据线……………0…(2)动态RAM芯片举例①三管动态RAM芯片(Intel1103)读00000000000D…00单元电路读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…②三管动态RAM芯片(Intel1103)写11111A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0…11111…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……0100011111A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……1111110100011…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001读写控制电路…A9A8A7A6A5读写控制电路列地址译码器………读选择线写选择线D单元电路行地址译码器00113131131A4A3A2A1A0刷新放大器写数据线读数据线……………0……D11111010001读写控制电路…时序与控制行时钟列时钟写时钟

WERASCAS

A'6A'0存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码

I/O缓存器数据输出驱动数据输入寄存器

DINDOUT~行地址缓存器列地址缓存器③单管动态RAM4116(16K×

1位)外特性DINDOUTA'6A'0~

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs④4116(16K×1位)芯片读

原理

读放大器

读放大器

读放大器……63000I/O缓冲输出驱动OUTD

读放大器

读放大器

读放大器………………………06364127128根行线Cs01271128列选择读/写线数据输入I/O缓冲输出驱动DOUTDINCs…⑤4116(16K×1位)芯片写

原理数据输入I/O缓冲I/O缓冲DIN读出放大器

读放大器630(3)动态RAM时序

行、列地址分开传送写时序行地址RAS有效写允许WE有效(高)数据

DOUT

有效数据

DIN

有效读时序行地址RAS有效写允许WE有效(低)列地址CAS有效列地址CAS有效(4)动态RAM刷新

刷新与行地址有关①集中刷新（存取周期为0.5s

）“死时间率”为128/4000×100%=3.2%“死区”为0.5s

×128=64s

周期序号地址序号tc0123871387201tctctctc3999VW01127读/写或维持刷新读/写或维持3872个周期（1936s）

128个周期（64s）

刷新时间间隔（2ms）刷新序号••••••tcXtcY••••••以128×128矩阵为例tC=tM

+tR读写刷新无“死区”②

分散刷新（存取周期为1

s

）(存取周期为0.5s

+0.5s

)以128

×128矩阵为例W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新间隔128个存取周期…③分散刷新与集中刷新相结合（异步刷新）对于128×128的存储芯片（存取周期为0.5s

）将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5s

若每隔15.6s

刷新一行每行每隔2ms

刷新一次3.动态RAM和静态RAM的比较四、只读存储器（ROM）1.掩模ROM(MROM)行列选择线交叉处有MOS管为“1”行列选择线交叉处无MOS管为“0”2.PROM(一次性编程)VCC行线列线熔丝熔丝断为“0”为“1”熔丝未断3.EPROM(多次性编程)(1)N型沟道浮动栅MOS电路G栅极S源D漏紫外线全部擦洗D端加正电压形成浮动栅S与D不导通为“0”D端不加正电压不形成浮动栅S与D导通为“1”SGDN+N+P基片GDS浮动栅

SiO2+++++___

…控制逻辑Y译码X译码数据缓冲区Y控制128×128存储矩阵……PD/ProgrCSA10A7…A6A0……DO0…DO7112…A7A1A0VSSDO2DO0DO1…27162413…VCCA8A9VPPCSA10PD/ProgrDO3DO7…(2)2716EPROM的逻辑图和引脚PD/Progr功率下降/编程输入端

读出时为低电平4.EEPROM(多次性编程)电可擦写局部擦写全部擦写5.FlashMemory(闪速型存储器)比EEPROM快EPROM价格便宜集成度高EEPROM电可擦洗重写具备RAM功能用1K

×

4位存储芯片组成1K

×

8位的存储器？片五、存储器与CPU的连接1.存储器容量的扩展(1)位扩展（增加存储字长）10根地址线8根数据线DD……D0479AA0•••21142114CSWE2片(2)字扩展（增加存储字的数量）用1K

×

8位存储芯片组成2K

×

8位的存储器11根地址线8根数据线？片2片1K×8位1K×8位D7D0•••••••••••••••WEA1A0•••A9CS0A10

1CS1(3)字、位扩展用1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片选译码……………………1K×41K×41K×41K×41K×41K×41K×41K×4？片8片

2.存储器与CPU的连接

(1)地址线的连接(2)数据线的连接(3)读/写命令线的连接(4)片选线的连接(5)合理选择存储芯片(6)其他时序、负载例1

解:

(1)写出对应的二进制地址码(2)确定芯片的数量及类型0110000000000000A15A14A13A11A10…A7…

A4A3…

A0…01100111111111110110100000000000…01101011111111112K×8位1K×8位RAM2片1K×4位ROM1片2K×8位(3)分配地址线A10~A0接2K

×

8位ROM的地址线A9~A0接1K

×

4位RAM的地址线(4)确定片选信号CBA0110000000000000A15A13A11A10…A7…A4A3…

A0…01100111111111110110100000000000…01101011111111112K

×

8位1片ROM1K

×

4位2片RAM2K

×8位ROM

1K

×4位

RAM1K

×4位

RAM………&PD/ProgrY5Y4G1CBAG2BG2A……MREQA14A15A13A12A11A10A9A0…D7D4D3D0WR…………例

CPU与存储器的连接图………(1)写出对应的二进制地址码例

假设同前，要求最小4K为系统程序区，相邻8K为用户程序区。(2)确定芯片的数量及类型(3)分配地址线(4)确定片选信号1片4K

×

8位

ROM2片4K

×

8位

RAMA11~A0接ROM和RAM的地址线例

设CPU有20根地址线，8根数据线。并用IO/M作访存控制信号。RD为读命令，WR为写命令。现有2764EPROM(8K×8位),外特性如下：用138译码器及其他门电路（门电路自定）画出CPU和2764的连接图。要求地址为F0000H~FFFFFH,

并写出每片2764的地址范围。…D7D0CEOECE片选信号OE允许输出PGM可编程端PGM…A0A12六、存储器的校验编码的纠错、检错能力与编码的最小距离有关L——编码的最小距离D——检测错误的位数C——纠正错误的位数汉明码是具有一位纠错能力的编码L1=D+C(D≥C)1.编码的最小距离任意两组合法代码之间二进制位数的最少差异L=3具有一位纠错能力汉明码的组成需增添？位检测位检测位的位置？检测位的取值？2k

≥

n+k+1检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关组成汉明码的三要素2.汉明码的组成2i

(i=0，1，2，3，)…各检测位Ci

所承担的检测小组为gi

小组独占第2i－1

位gi

和gj

小组共同占第2i－1+2j－1

位gi、gj

和gl

小组共同占第2i－1+2j－1+2l－1

位C1

检测的g1小组包含第1，3，5，7，9，11，…C2

检测的g2

小组包含第2，3，6，7，10，11，…C4

检测的g3

小组包含第4，5，6，7，12，13，…C8

检测的g4

小组包含第8，9，10，11，12，13，14，15，24，…例4.4求0101按“偶校验”配置的汉明码解：∵n=4根据2k

≥n+k+1得k=3汉明码排序如下:二进制序号名称1234567C1C2C40∴0101的汉明码为

0100101010110按配偶原则配置0011的汉明码二进制序号名称1234567C1C2C41000011解：∵n=4根据2k

≥n+k+1取k=3C1=357=1C2=367=0C4=567=0∴0011的汉明码为

1000011练习13.汉明码的纠错过程形成新的检测位Pi

，如增添3位（k=3），新的检测位为P4P2P1

。以k=3为例，Pi

的取值为P1=13

57P2=23

67P4=45

67对于按“偶校验”配置的汉明码不出错时P1=0，P2=0，P4=0C1C2C4其位数与增添的检测位有关，P1=1357=0无错P2=2367=1有错P4=4567=1有错∴

P4P2P1=110第6位出错，可纠正为0100101，故要求传送的信息为

0101。纠错过程如下解：

例接收到的汉明码为0100111（按配偶原则配置）试问要求传送的信息是什么?

练习*P4=4567=1P2=2367=0P1=1357=0∴P4P2P1=100第4位错，可不纠写出按偶校验配置的汉明码0101101的纠错过程练习**按配奇原则配置0011的汉明码配奇的汉明码为01010115.3半导体随机存储器和只读存储器5.3.2动态RAM的刷新1.刷新间隔前面已经说过，为了维持MOS型动态记忆单元的存储信息，每隔一定时间必须对存储体中的所有记忆单元的栅极电容补充电荷，这个过程就是刷新。一般选定MOS型动态存储器允许的最大刷新间隔为2ms，也就是说，应在2ms内，将全部存储体刷新一遍。5.3半导体随机存储器和只读存储器

值得一提的是，刷新和重写（再生）是两个完全不同的概念，切不可加以混淆。重写是随机的，某个存储单元只有在破坏性读出之后才需要重写。而刷新是定时的，即使许多记忆单元长期未被访问，若不及时补充电荷的话，信息也会丢失。重写一般是按存储单元进行的，而刷新通常以存储体矩阵中的一行为单位进行的。2.刷新方式常见的刷新方式有集中式、分散式和异步式三种。5.3半导体随机存储器和只读存储器

例如，对具有1024个记忆单元（排列成32×32矩阵）的存储芯片进行刷新，刷新是按行进行的，且每刷新一行占用一个存取周期，存取周期为500ns（0.5s）。32行32列…………5.3半导体随机存储器和只读存储器(1)集中刷新方式在允许的最大刷新间隔内，按照存储芯片容量的大小集中安排若干个刷新周期，刷新时停止读写操作。

刷新时间=存储体矩阵行数×刷新周期这里刷新周期是指刷新一行所需要的时间，由于刷新过程就是“假读”的过程，所以刷新周期就等于存取周期。5.3半导体随机存储器和只读存储器

在最大刷新间隔2ms内共可以安排4000个存取周期，从0～3967个周期内进行读/写操作或保持，而从3968～3999这最后32个周期集中安排刷新操作。刷新间隔（2ms）读/写操作刷新013967396839993968个周期（1984µs）32个周期（16µs）……5.3半导体随机存储器和只读存储器

集中刷新方式的优点是读/写操作时不受刷新工作的影响，因此系统的存取速度比较高。缺点是在集中刷新期间必须停止读/写，这一段时间称为“死区”，而且存储容量越大，死区就越长。5.3半导体随机存储器和只读存储器(2)分散刷新方式分散刷新是指把刷新操作分散到每个存取周期内进行，此时系统的存取周期被分为两部分，前一部分时间进行读/写操作或保持，后一部分时间进行刷新操作。一个系统存取周期内刷新存储矩阵中的一行。刷新间隔（32µs）周期0周期1周期31读/写读/写读/写刷新刷新刷新…5.3半导体随机存储器和只读存储器

分散刷新方式没有死区，但是，它也有很明显的缺点，第一是加长了系统的存取周期，如存储芯片的存取周期为0.5s，则系统的存取周期应为1s，降低了整机的速度；第二是刷新过于频繁（本例中每32s就重复刷新一遍），尤其是当存储容量比较小的情况下，没有充分利用所允许的最大刷新间隔（2ms）。5.3半导体随机存储器和只读存储器

(3)异步刷新方式异步刷新方式可以看成前述两种方式的结合，它充分利用了最大刷新间隔时间，把刷新操作平均分配到整个最大刷新间隔时间内进行，故有：

相邻两行的刷新间隔=最大刷新间隔时间/行数5.3半导体随机存储器和只读存储器

对于32×32矩阵，在2ms内需要将32行刷新一遍，所以相邻两行的刷新时间间隔=2ms/32=62.5s，即每隔62.5s安排一个刷新周期，在刷新时封锁读/写。刷新间隔（2ms）读/写读/写读/写刷新刷新刷新…62µs0.5µs62.5µs62.5µs5.3半导体随机存储器和只读存储器

异步刷新方式虽然也有死区，但比集中刷新方式的死区小得多，仅为0.5s。这样可以避免使CPU连续等待过长的时间，而且减少了刷新次数，是比较实用的一种刷新方式。5.3半导体随机存储器和只读存储器3.刷新控制

MOS型动态RAM的刷新要注意几个问题：①刷新对CPU是透明的。②刷新通常是一行一行地进行的，每一行中各记忆单元同时被刷新，故刷新操作时仅需要行地址，不需要列地址。③刷新操作类似于读出操作。④因为所有芯片同时被刷新，所以在考虑刷新问题时，应当从单个芯片的存储容量着手，而不是从整个存储器的容量着手。5.3半导体随机存储器和只读存储器5.3.3RAM芯片分析1.RAM芯片存储芯片通过地址线、数据线和控制线与外部连接。地址线是单向输入的，其数目与芯片容量有关。如容量为1024×4时，地址线有10根；容量为64K×1时，地址线有16根。数据线是双向的，既可输入，也可输出，其数目与数据位数有关。如1024×4的芯片，数据线有4根；64K×1的芯片，数据线只有1根。控制线主要有读/写控制线（或写允许线）和片选线两种，读/写控制线是用来决定芯片是进行读操作还是写操作的，片选线是用来决定该芯片是否被选中的。5.3半导体随机存储器和只读存储器

由于DRAM芯片集成度高，容量大，为了减少芯片引脚数量，DRAM芯片把地址线分成相等的两部分，分两次从相同的引脚送入。两次输入的地址分别称为行地址和列地址，行地址由行地址选通信号送入存储芯片，列地址由列地址选通信号送入存储芯片。由于采用了地址复用技术，因此，DRAM芯片每增加一条地址线，实际上是增加了两位地址，也即增加了4倍的容量。5.3半导体随机存储器和只读存储器2.地址译码方式地址译码电路能把地址线送来的地址信号翻译成对应存储单元的选择信号。(1)单译码方式单译码方式又称字选法，它所对应的存储器结构是字结构的，容量为M个字的存储器（M