第四讲verilog hdl中的组合逻辑设计方法_第1页
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文档简介

Thesuccess's: 相

可综合建模类型只有两种组合逻辑时序逻如果逻辑中具有功能,则此逻辑为具有功能。 If语Case

modulecompif(a,b,c,d,inputa,b,c,outpute;rege;always@(aorborcorelseif(a&~b)elseif(~elseif(~a&~b)

moduleincpif(a,b,c,d,e);inputa,b,c,d;rege;always@(aorborcorifelse在上面所述的例子中,当a0时,没有值赋给e。因此,e将保a1。此行为与锁存器的特性

modulecompif(a,b,c,d,inputa,b,c,regalways@(aorborcorelseif

modulecomcase(a,b,c,d,e);inputa,b,c,d;outputregalways@(aorborcorcase({a,b})2’b11:e=d;2’b10:e=~c;2’b01:2’b00:

moduleinccase(a,b,c,d,e);inputa,b,c,d;rege;always@(aorborccase2’b11:e=d;2’b10:e=~c;

modulecomcase(a,b,c,d,e);inputa,b,c,d;rege;always@(aorborcorcase2’b11:e=d;2’b10:e=~c;

moduledircase(a,b,c,d)inputb,c;input[1:0]a;outputd;regalways@(aorborcase(a)//ambitsynthesiscase=2’b00:2’b01:

辑设计要点 组合逻辑的两种VerilogHDL表-assign语句assignq=(al==1?)d:0-always块always@(alord)if(al==1)q<=delseq<= 组合逻辑的两种VerilogHDL表示如:always@(alord)beginif(al==1)q<=d则:此时生成的不是纯组合逻辑,因al==0时,q能保留原来的值,所以 always@(aorbororcord)out=(a&b&c)|(d&e);此时生成的不是纯组合逻辑,因为当e变化时,out能立即跟着变化。只有当a或b或c或d变化时e的 [注意一个inout口,可以用来输入或输出数据。inout口认为网络连接类型。不允许在过程块(initial或块)中对网络连接类型的数据进行过程赋值;但可以在程块外把一个寄存器数据类型通(inout口),或者把它与用户定义的源语(UDP) 使用Verilog中的基本元件(bufif1)为双向

modulebus_xcvrinoutinputbufiflb1(bus_b,bus_a,en_a_b);bufifl

成许多较小的、易于管理的部分,从而提高代码的可读性、可任函

其中可以包含时间控制(如:delays,@,wait);可以调用其他的函数,但不可以下面的任务含有时间控制和一个输入,并且指向一个模块变,但是不包含输出、总线和内部时间控制中使用的信号(例如clk)不必是任务的输入,这为输入值只向任务内部传递regclk,a,DUTu1(out,a,b,clk);always#5clk=!clk;taskneg_clocks;input[31:0]Verilog任务(续@(negedgeinitialbeginclk=0;a=1;b=1;

//任务主要特征任务调用是通过在Verilog任务中可以包含input,output和inout参数

Verilog任务(续 在任在Verilog中,任务定义了一个新的使用关键字 任务注意:不要在程序的不同部分同时调用同一个任务。这是因为任务只有一组本地变量,同时调用两次将会导致错误。这种情况在任务或函数中,应给在父模块中的变量加注释。若在其

Verilog(续 parameterreg[MAX_BITS:1]taskinout7:0dataintegerfor(k=0;k<MAX_BITS;reverse_bits[MAXBITS–(K+1)]=data[K];always@(posedgeclk)reverse_bits(D);moduleorand(a,b,c,d,e,out);input[7:0]a,b,c,d,e;output[7:0]out;reg[7:0]always@(aorborcordore)out=f_or_and(a,b,c,d,e); function[7:0]input[7:0]a,b,c,d,e;

Verilog(续在上述函数中使用了函数名f_or_and要函数函数必须含有输出,但不能含有型默认为类型。传递给函数参数的顺序与函数输入参 的顺序相同函数定义必须包含在模块定义之函数不能调用任务,但任务可以函数使VerilogVerilog(续{o1,o2,o3,o4}=f_or_and(a,b,c,d, IP使用的步IP QuartusII软件LogicLock(逻辑锁定技术CycloneAPEX、APEX (仅支持锁定和固定区域SignalTapII嵌入式逻辑分对FPGA内部信号进行探查和评嵌入SignalTapII逻辑分析仪的建立一个SignalTapII文件使用MegaWizardPlugIn建立并配置stpSignalTapII逻辑分析仪器件SignalTAPII波形远见品 设计优化

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