Verilog HDL硬件描述语言课程教学大纲

《VerilogHDL硬件描述语言》课程教学大纲课程名称：《VerilogHDL硬件描述语言》课程代码：ELST3001英文名称：VerilogHDL课程性质：专业学分/学时：3.5/72开课学期：4适用专业：微电子、电子科学与技术先修课程：数字系统与逻辑设计、C语言后续课程：FPGA数字系统设计开课单位：电子信息学院课程负责人：黄秋萍大纲执笔人：黄秋萍大纲审核人：X一、课程性质和教学目标课程性质：《VerilogHDL硬件描述语言》课程是微电子、电子科学与技术等专业的一门专业基础课，是上述专业的必修课程，是FPGA数字系统设计等课程的前导课程。教学目标：教学目的：通过本课程的学习，使学生对VerilogHDL硬件描述语言有初步系统了解，重点掌握三种建模方式和测试代码的编写，Verilog硬件描述语言已经成为硬件设计者的一种国际化的标准语言，它能够从多个层次对数字系统进行建模和模拟，使得硬件设计不再是一件十分艰难的工作。Verilog硬件描述语言及其环境工具在计算机、电子、电气和控制等应用领域的相关集成电路设计中得到了越来越多的应用，学生通过本课程的学习和相关实验的实践，能利用Verilog硬件描述语言设计中等规模的数字电路。能利用专业知识，根据给定的设计指标，设计开发满足特定需求的集成电路并体现创新意识。【3.1】能基于专业理论，针对集成电路领域的工程问题，开展实验并对实验结果进行分析和解释，并通过信息综合得到合理有效的结论。【4.2】能针对复杂工程问题，选择并合理使用软件工具与仿真平台，并理解其局限性。【5.1】二、课程目标与毕业要求的对应关系毕业要求指标点课程目标3.设计/开发解决方案3.2能利用专业知识，根据给定的设计指标，设计开发满足特定需求的集成电路并体现创新意识。教学目标14、研究4-2能基于专业理论，针对集成电路领域的工程问题，开展实验并对实验结果进行分析和解释，并通过信息综合得到合理有效的结论。教学目标25、使用现代工具5-1能针对复杂工程问题，选择并合理使用软件工具与仿真平台，并理解其局限性。教学目标3三、课程教学内容及学时分配（重点内容：；难点内容：）VerilogHDL入门简介(4学时)(支撑课程目标1、2)从数字电路讲开来设计一个一位加法器VerilogHDL建模集成电路设计流程简介编写测试代码并仿真两种硬件描述语言目标及要求：通过本章的介绍，使得学生了解课程的学习要求，课程的性质和主要内容。了解VerilogHDL建模集成电路设计流程。作业内容：用三种建模方式设计2-4译码器。为此译码器编写测试。讨论内容：两种硬件描述语言各自能力与局限?在设计中如何使用工具?自学拓展：目前业界普遍采样的仿真工具?市场可编程器件种类?VerilogHDL结构建模(8学时)(支撑课程目标2)门级建模范例门级建模基本语法模块定义端口声明门级调用模块实例化内部连线声明MOS开关用户自定义原语UDPUDP基本规则组合电路UDP时序电路UDP层次化设计目标及要求：通过本章的介绍，使得学生了解何为门级建模掌握门级建模。作业内容：用门级、开关级，UDP为二选一电路建模。用此二选一设计一个四选一。为此二选一四选一编写测试。讨论内容：各种建模方式的使用场合?延迟在建模中的使用?自学拓展：开关建模在工程中的应用?UDP建模在工程中的应用?VerilogHDL数据流建模(４学时)(支撑课程目标2)数据流建模范例数据流建模基本语法操作数数字参数线网寄存器时间操作符算术操作符按位操作符逻辑操作符关系操作符等式操作符移位操作符拼接操作符缩减操作符条件操作符操作符优先级目标及要求：掌握数据流建模。合理使用各种操作符。作业内容：用两种不同的操作符实现四位全减器。为此全减器编写测试。讨论内容：数据流建模的局限?自学拓展：数据流建模在工程中的应用?VerilogHDL行为级建模(4学时)(支撑课程目1、2)行为级建模范例initial语句和always语句 initial结构always结构顺序块和并行块顺序块并行块块的嵌套块的命名和禁用if语句case语句循环语句while循环for循环repeat循环forever循环过程性赋值语句阻塞性赋值语句非阻塞性赋值语句目标及要求：通过本章的介绍，使得学生了解行为级建模掌握行为级建模。作业内容：十进制加减计数器的设计。为此十进制加减计数器编写测试。讨论内容：阻塞和非阻塞的工程应用?组合逻辑和时序逻辑在用行为级建模时的不同点?自学拓展：时钟边沿的应用?任务、函数与编译指令(4学时)(支撑课程目标3)任务任务的声明和调用自动任务函数函数的声明和调用自动函数常量函数任务与函数的比较统任务和系统函数显示任务文件输入/输出任务仿真控制任务随机函数编译指令目标及要求：掌握任务、函数的声明和调用。掌握系统任务和函数。作业内容：分别用任务和函数编写阶乘的设计。用随机函数产生的数对该阶乘进行测试。讨论内容：任务函数的本质区别?各种显示任务的区别?自学拓展：如何把测试结果写入文件?如何从测试文件中读取测试向量?VerilogHDL测试模块(4学时)(支撑课程目标3)测试模块范例时钟信号复位信号测试向量响应监控仿真中对信号的监考代码覆盖目标及要求：掌握测试模块的编写作业内容：ALU设计与测试。讨论内容：如何加载复位信号比较合理？时钟信号的周期多少比较合理?自学拓展：如何使用自检功能?可综合模型设计(4学时)(支撑课程目标3)逻辑综合过程延迟再谈阻塞赋值和非阻塞赋值可综合语法代码风格多重驱动问题敏感列表不完整if与else不成对出现case语句缺少default组合和时序混合设计逻辑简化流水线思想目标及要求：掌握可综合模型的设计方法。了解流水线思想。作业内容：彩灯控制器的可综合设计。为此彩灯控制器编写测试。讨论内容：哪些语法可综合哪些不可综合?为啥VerilogHDL会有此问题?自学拓展：VHDL是否有可综合问题?有限状态机设计(4学时)(支撑课程目标3)有限状态机简介深入理解状态机一段式状态机两段式状态机三段式状态机状态编码的选择目标及要求：掌握有限状态机的设计方法。理解一段、两段、三段综合结果的差别。作业内容：用状态机设计交通灯控制器。为此交通灯控制器编写测试。讨论内容：一段、两段、三段状态机各有何优缺点?自学拓展：业界普遍采用几段式?四、教学方法在课堂教学中，阐述VerilogHDL基本原理和设计方法，理论联系实际，培养学生的理解能力、和创新能力；采用传统教学方式与多媒体课件相结合进行教学；充分利用学校的课程录播视频和课程中心网站资源辅助教学。由于课堂教学和实验教学是对半开，每次上完课学生都会做准对所学课程的实验，通过实验由浅入深，结合课程中的相应知识点进行分析，培养学生对复杂工程问题的应用能力。案例一：先设计一个简单的交通灯控制器，然后增加倒计时功能，在此基础上再增加下载到FPGA要求，在EDA实验箱上观看设计的交通灯的效果。五、考核及成绩评定方式考核方式：闭卷考试，平时作业。成绩评定方式：平时10%；期中20%：实验30%：期末4０%。教材及参考书目教材：《VerilogHDL数字系统设计与仿真》，于斌编著，电子工业出版社，2014年3月第1版。参考书：1.《VerilogHDL数字系统设计教程》夏宇闻编著北京航空航天大学出版社2.《VerilogHDL综合实用教程》J.Bhasker著孙海平译清华大学出版社3.《IC设计基础》任艳颖编著西安电子科技大学出版社4.《基于IP复用的数字IC设计技术》牛风举编著电子工业出版社5.《VerilogHDL实用教程》张明编著孙海平译电子科技大学出版社6.《VerilogHDL数字系统设计及其应用》袁俊泉等编著西安电子科技大学出版社7.《VerilogHDL硬件描述语言》杜建国编著国防工业出版社8.《VerilogHDL程序设计教程》王金明编著人民邮电出版社9.《AdvancedDigitalDesignWiththeVeri