2023年可编程逻辑器件实验报告完整版

2023秋《可编程逻辑器件》课程设计报告报告题目:数字钟实验报告姓名学号邮箱成绩组长成员ﻬ设计内容概述功能概述:一个具有计秒、计分、复位的数字钟,数字钟从0开始计时，计满60秒后自动清零，分钟加1,最大计时显示59分5９秒。用A7按键作为系统时钟复位，复位后所有显示0000,重新开始计时。1．2输入输出接口:ＮＥT＂clk"LOC="B8＂;NＥT"duｌa［０]"LＯC=＂L14";ＮET＂ｄulａ[1]"LOＣ="H１2";NＥT"dula［2]"LOC＝"N14";NＥT"dｕla[3]"LOC="N１1"；NＥT＂dｕla[４]＂LOC="P1２"；NEＴ＂dｕla[5]＂LＯC=＂Ｌ13";NET"ｄula［6]"ＬOＣ="M12"；NＥT"dulａ[7]"LOＣ=＂N１3";NＥＴ"ｒｓt"LOC="A7"；NET＂wｅla［０］"LOC=＂F12";NET"ｗela［1］＂LOC="J1２";NET＂wｅｌａ[2］"LOC＝"M１3＂;ＮEＴ"wｅla［3]"LOC="Ｋ14";系统框图及模块划分采用自顶向下分层设计思想的大约设计示意图如下：计时器秒计数 分计数动态显示6０进制成员任务划分 １:负责本课题的开展，组织,协调及任务分派与安排问题,查找课题相关资料,完毕主程序，及接口控制文献的编写。2:完毕分频器模块的程序编写,以及最后的报告整理。3:查找课题相关资料,参与子程序计数器模块的编写。4：完毕数码管部分程序的编写,并完毕程序的仿真及测试。张ﻩ各模块具体设计模块1:分频器功能:分频器，能将高频脉冲变换为低频脉冲，它可由触发器以及计数器来完毕。由于一个触发器就是一个二分频器,N个触发器就是２N个分频器。假如用计数器作分频器,就要按进制数进行分频。例如十进制计数器就是十分频器,M进制计数器就为Ｍ分频器。一般使用的石英晶体振荡器频率为3２76８HＺ，要想用该振荡器得到一个频率为1ＨZ的秒脉冲信号，就需要用分频器进行分频，分频器的个数为2N=３27６8HZ,N＝1５即有１5个分频器。这样就将一个频率为3２7６８ＨZ的振荡信号减少为１HZ的计时信号,这样就满足了计时规律的需求:60秒=1分钟,60分=1小时。输入输出接口定义模块1输入输出接口定义信号名称方向位宽说明rclｋiｎ１系统时钟rstin１系统复位信号,低有效dclkoｕｔ1分频输出模块具体设计思绪：分频器模块用ｖerｉlog语言实现采用“计数-翻转”的方法。在模块中,当计数变量计数至某一值n时输出信号翻转一次,如此循环,便可以输出占空比为50%的方波信号,设计程序为:ｍｏdｕleDIＶ_ＦＲＥ( ﻩrｃlk,ﻩﻩdｃｌk，ﻩ rst）; iｎpuｔｒcｌk; iｎpｕtrｓｔ；ﻩｏｕtｐuｔｄｃｌｋ; regdclk; ｐａrａｍeterDIＶ=50； reｇ[２５:0]ｂuff=26'ｄ0; alwaｙｓ＠（posｅdgerclkoｒpoｓｅｄgerst) begｉnﻩ iｆ（rｓt)ﻩ bｅginﻩﻩ buff<=0;ﻩﻩ ｄcｌｋ<=０; eｎdﻩﻩeｌｓe ﻩbｅgin ﻩﻩif(bｕｆf==DＩV－1) bｅgｉn bufｆ<＝０；ﻩ ﻩﻩdclk＜=1; ﻩﻩend ﻩ eｌｓe ｂegｉnﻩ ﻩdclk<=0;ﻩﻩﻩﻩbuff<=buff+1; ﻩeｎd end ｅndEnｄmｏｄｕle模块２：计数器功能：计时器涉及分计数、秒计数,其中秒计数变化的频率和1Hz时钟信号的频率是同样的。在时钟运营的过程中有几个时间节点是需要特别注意的:59秒、5９分59秒,这两个时刻将会产生进位,5９分59秒这个时刻时间将会归零，只要注意这几个时刻的判断并采用相应的措施便可完毕正常的计数。模块2输入输出接口定义信号名称方向位宽说明ｃlkin1系统时钟ｒstiｎ1系统复位信号,低有效nｕmout１计数输出模块具体设计思绪：本设计中计时器模块完全采用verilｏg语言描述，计时器的基本原理是运用两个模60计数器,串连工作,同时采用一个时钟统一控制。其程序如下:mｏduleｃoｕｎter_nｕm(ﻩ cｌｋ,ﻩ num, ﻩrst）; iｎputｃｌk;ﻩinpｕtｒｓt; outpuｔ[3：0]ｎｕm；ﻩreｇ[3:0]ｎｕm=4＇d０; paramｅtｅｒＣOUNTER=10;ﻩﻩinitialﻩbeginﻩnum＝4＇d0;ﻩeｎd ﻩaｌways@（posｅdgecｌkorposedgerst)ﻩbegｉnﻩ if(rst) ｂegin num＜＝４'d0；ﻩﻩeｎd ﻩelsｅ ﻩbegｉｎﻩ ﻩif（nｕm＝＝COUＮTＥR-1）ﻩﻩﻩnum<＝4'ｄ0； else ﻩﻩnum<=nｕm＋1;ﻩ ｅnｄ enｄEｎdｍｏｄｕle模块３：数码管功能:动态显示时间数据，前两位表达分,后两位表达秒。4．3.2设计思绪：动态显示4位数据时,需要一个4选1数据选择器、一个16选4数据选择器,和一个7段显示译码器协调工作。4选１数据选择器的作用是选择点亮的数码管,16选4数据选择器的作用是选择相应数码管应当输出的数据,7段显示译码器的作用是对BＣD码进行译码,便于数码管显示。分为控制部分和计数部分。控制模块：moｄulｅdigit＿ｎuｍ_fluｉd_diｓplay_4bit（ﻩ clk， nuｍ0，ﻩ nｕm1, nuｍ2,ﻩﻩｎum3, ﻩｗela, ｄula, rｓｔ)； iｎｐutcｌk；ﻩiｎpuｔrsｔ;ﻩinput[3:０]nｕm0;ﻩinput[３:0]nuｍ1; ｉnｐｕｔ[3:０]ｎum2； ｉnpｕt［3:０]num３;ﻩouｔpｕt[3：0]ｗelａ;ﻩｏutｐut[７：０]dula;ﻩｗire[3:0］nｕm; reg[３:0］ｎum＿bｕfｆ; wire[1:0］pos; reg［１:0］pos_bｕff; reg［1：０］ｉ＝2'ｂ0; ﻩassigｎｎum=ｎuｍ_buff; ａsｓignｐos=pos_ｂuff;ﻩﻩdigｉt_led_ｄisｐｌａy＿1ｂitｌed_disｐlaｙ(.cｌk(ｃlk),.num(nｕm),．pｏｓ(pｏs)，.dｕla(dula),．ｗeｌa(ｗela）); alｗays@(posedgeclkoｒpoｓｅdgｅrst) ｂｅgｉnﻩﻩif（rｓｔ) ﻩｂｅgiｎﻩﻩﻩi<=2＇b０0; poｓ_buff<=２'b00; ﻩnum_buff＜=0; ﻩeｎｄﻩﻩelseﻩ begｉn ﻩ case(ｉ)ﻩ ２＇b0０:ﻩﻩﻩ beginﻩﻩﻩﻩ pｏs_buｆｆ<=2'b０0;ﻩ ﻩﻩｎum_buｆｆ<=num0;ﻩﻩ ﻩend ﻩﻩﻩ２'b０1： ﻩﻩﻩｂｅginﻩﻩ pos_bｕff<=2＇b01； ﻩ nｕm_bufｆ＜=num1; ﻩﻩﻩend ﻩﻩﻩ２'b10：ﻩ ﻩﻩbeｇｉn ﻩ ｐos_ｂuff<=2＇b10;ﻩ num＿buff＜＝nｕm２; ﻩﻩﻩｅnd ２'b1１： ﻩbｅgiｎﻩﻩﻩﻩﻩpｏs_buff＜＝２＇ｂ11; nｕm＿bufｆ<=num3;ﻩ ﻩﻩｅnd ﻩｅndcaseﻩ i＜=i+1; ｅnd enｄendmodｕle计数模块：moduledigit_leｄ_diｓｐlay_1bit(/／displayｄigiｔled１bｉtﻩclｋ，//cｌkoｆｒefresｈﻩｎum，／/tｈeｎuｍｔoｄisplayﻩpos,//ｔhepositｉonﻩdｕla,//duanbianma welａ);ﻩinputclk;ﻩｉnｐｕt[３:０]num； input［1：0]pos;ﻩoｕtpuｔ[７:０]ｄuｌａ； output[3:0]wela;ﻩreｇ[７:０］ｄuｌa=8'ｂ１１１1＿1１１1;ﻩreｇ[３:0]ｗela＝４'b１111；ﻩparamｅter[7:0]num_0=8'ｂ１1００_0000， ﻩ ﻩ num_1=8＇b11１1＿１001， ﻩﻩ num_2=8＇b10１０_０１00,ﻩ num_3=8'b１0１１_0００0， ﻩﻩﻩﻩｎum_４=8'b10０1_1001, ﻩnum_5=8＇b1001_００10，ﻩ ﻩﻩﻩﻩnum_6=８'b1０00_00１0, ﻩ nｕm＿7=8'b1１1１_1000, ﻩﻩ ﻩnｕｍ_8=8'b10００＿００00,ﻩﻩ ﻩﻩnum_9=8'b１０01_０000； alwａｙｓ@(posｅdgｅclk) ｂegin ﻩcａse（ｐｏs) ﻩﻩ２'ｂ0０：weｌa<=4＇b11１0; ﻩ 2'b01:wela＜=4'ｂ110１;ﻩ ﻩ2＇b10：wela<=４'b1０11； 2＇b１１:weｌa<=4＇b0１11; ｅndｃaｓe ﻩｃase（ｎum) ﻩﻩ４＇b0０0０:dulａ<=num＿０; ﻩ 4'b00０１:dula<=ｎｕｍ_１；ﻩ ﻩ4'b0010:duｌa<=num_2; ﻩ４＇b0011:dulａ＜＝ｎum_3;ﻩﻩﻩ４＇b０10０:dulａ<=num＿4;ﻩ 4＇b0101:duｌa<=num_5; ﻩ 4'ｂ0110:dulａ<=nuｍ_6;ﻩﻩ 4'b0111：duｌa<=num_7；ﻩﻩ 4'ｂ１000:dｕｌa<=ｎｕm_8；ﻩﻩ 4'b１0０1：dula<=num＿9； ﻩendｃａse endEnｄmodule仿真与测试及实验结果：测试文献:moduｌｅtｅｓｔcｌock;ﻩ／／Ｉnpuｔｓ ｒegｃｌｋ; regｒst;ﻩ//Ouｔpｕtｓﻩwirｅ[7:0］ｄula;ﻩwｉｒe[3:0]ｗeｌa; ／／InstａntiaｔeｔheUnitＵｎdeｒTｅst（UUT)ﻩcｌockuuｔ(ﻩ ．ｃlk（ｃｌk),ﻩ .ｄula（dｕｌa), ﻩ.wｅｌa(weｌa), ﻩ.ｒst(ｒst)）;ﻩinitiaｌbegin ﻩ／／InｉtｉaliｚｅInｐuts cｌk＝0；ﻩﻩrst=1;ﻩ //Waiｔ100nｓfoｒglobalresｅｔtｏfinｉsh #1０0;ﻩﻩｒsｔ=１'b0； ／/Ａｄdstimulｕshere eｎdﻩalways#5ｃｌｋ=～cｌk;eｎdmodule仿真时序图:实验结果:在实验板上显示如下：59分08秒：0分1秒:1８分04秒：课程设计总结及设计心得通过本次设计,学习了ＦPGA的知识，对ＦPＧA的应用有了一定的结识，本次设计的重要工作和成果如下1、在学习了verilong语言的基础上,能地运用veriｌong语言进行电路设计。2、运用自顶向下的设计思想,对计时器各个功能模块进行分解设计。3、进行仿真验证了整个模块功能的对的性。4、将各个模块连接,组成一个系统，并在不断调试中发现问题,并及时解决。５、在实验板上形成计时器的完整作品。个人心得：1：在本次实验的过程中我也有过挫折有不太清楚明了的地方，但是我并没有气馁，碰到困难我总是先自己寻找失败的因素,仔细的检查分析,请教同学、请教老师。在这一过程中我对ＦPGA的掌握有了更进一步的见解,我和我的成员分工合作,各自完毕自己的模块,大家互相学习，互相提高。我相信自己定能在以后的实验课中能学到更多方面的知识,成为一个全面发展的学践型学生。２:通过参与这次实验,我学到了很多东西,一方面我通过听老师讲述、查阅书本、网络等多种渠道学习了FPGA的知识。在学习的过程中,我既体会到了学习的乐趣,又提高了合作能力,还懂得了对于我们在做事过程中发现的问题要冷静的思考，不要盲目的进行。在这次设计过程中所得到的体会，在过去是没有过的,在书本中是也是无法找到的。我以后将更努力的学习这方面的知识。３:在学习FPGA的整个过程中，我建立起对FPGA学习的爱好,碰到困难时要敢于面对它，并想办法解决。要对数字系统设计有比较全面的把握，如寄存器、内存、计数器、ＤSＰ等，尽力拓宽自己的知识面，比如数字电路、高速时钟系统、电路工艺方面及系统设计等。结合具体项目进行设计开发应用，这样才干有一个明确的进步方向。尝