2023年可编程逻辑器件设计实验报告

装装订线实验名称:QuartusII基础实验实验目的:使用QuartusIＩ设计并完毕一个简朴的逻辑电路实验时间:2０23年地点：８03实验室学生姓名：赵佳梦学号：实验名称：使用QuaｒｔｕsII设计并完毕一个简朴的逻辑电路实验环节创建工程创建文献编译工程观测RTL视图仿真VerilogHDＬ代码采用原理图输入RＴL视图仿真结果装装订线实验名称：第二部分:ＶerｉlogＨＤL基础实验实验目的:掌握QｕａrｔuｓII软件的基本使用方法,完毕基本时序电路设计实验时间:2０23年地点:803实验室学生姓名：赵佳梦学号：实验名称:简朴D触发器1、实验环节创建工程创建文献编译工程观测RＴL视图仿真ＶeriｌogHＤL代码moduｌｅ_ＤFＦ（cｌk,d,q);ｉnputclk,d;outｐutq;ｒegｑ;always@(ｐoseｄｇecｌk)begiｎq<＝ｄ;ｅndｅndｍodulｅＲTL视图4、仿真结果装装订线实验名称:第二部分：VｅrilｏgHDＬ基础实验实验目的：掌握ＱuartｕsIＩ软件的基本使用方法,完毕基本时序电路设计实验时间：2023年地点:803实验室学生姓名:赵佳梦学号：实验名称:同步置数的Ｄ触发器实验环节创建工程、创建文献、编译工程、观测RＴＬ视图、仿真ＶeriloｇＨDL代码moduleＣFQ(cｌk,d,load,q）;ｉnpｕtclk,ｄ,load;ｏutputq;reｇq；aｌｗays@（poｓｅdｇｅclk）bｅｇｉnif(!ｌoad）q<=１;elsｅq<＝ｄ;ｅnｄｅndmｏdｕlｅ３、RTＬ视图4、仿真结果装装订线实验名称:第二部分：VｅrｉlｏｇＨDL基础实验实验目的：掌握QuａrｔuｓII软件的基本使用方法,完毕基本时序电路设计实验时间:２023年地点：803实验室学生姓名:赵佳梦学号：实验名称:同步置数异步清零的Ｄ触发器1、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真２、ＶｅrｉｌｏgHDL代码ｍodule_DFf(clｋ,ｄ,load,rｅst,q）；iｎpｕｔｃｌｋ,d，loａｄ，rｅst；ｏｕtputｑ;rｅgq；alwaｙｓ@(posｅdgeclkornegｅdgerest)ｂeｇiｎif(！reｓt)ｑ<=0;elｓeif（！lｏad）q<=1;elseｑ<=d;eｎdendmｏdｕle3、RTL视图4、仿真结果装装订线实验名称:第二部分：VeriｌogHDL基础实验实验目的:掌握QuａrtｕsIＩ软件的基本使用方法，完毕基本时序电路设计实验时间：2023年地点：80３实验室学生姓名：赵佳梦学号:实验名称：带Q＿n输出的D触发器1、实验环节创建工程、创建文献、编译工程、观测RＴL视图、仿真2、ＶerilｏgＨDL代码moduleｄ_q(in,clｋ,q,set,a，reｓet,ｑ_n); inｐutclｋ，in，set，a,rｅset；ﻩoutpｕtrｅgq，ｑ_n; ａｌwayｓ@(posedgeclk,neｇｅdgｅreseｔ) ﻩｂeｇiｎ q_ｎ=~q; ｉf(!reset) q<=0;ﻩﻩelｓeif(!set)ﻩﻩ q＜=a； ﻩelｓeﻩﻩ ｑ<＝ｉｎ; end3、ＲTL视图４、仿真结果装装订线实验名称:第二部分:VｅrilｏgHDL基础实验实验目的：掌握QｕartusIＩ软件的基本使用方法,完毕基本时序电路设计实验时间：２０23年地点:803实验室学生姓名:赵佳梦学号：实验名称：4选1数据选择器１、实验环节创建工程、创建文献、编译工程、观测RＴＬ视图、仿真2、VeriｌｏgHDL代码moｄｕlemux4_1（iｎ0,ｉn1,in2，in3,s０，s1,ouｔ);inｐutｓ0，s１;ｉnpuｔin0,ｉn１,in2,ｉｎ3;oｕｔｐutｏuｔ;regout;ａlways@(in０,in1，in2,in3,s0,s１)beｇincａsｅ({s0,s1})２＇b00:ｏut<＝ｉn0;2'b0１:out<=iｎ１;2'ｂ１0:ouｔ＜=iｎ２;2'b11:oｕt＜=in３;defauｌt:ｏut<=1＇ｂz;eｎｄｃaseendｅｎdmｏduｌe３、RTL视图4、仿真结果装装订线实验名称：第二部分：VeriｌoｇＨDL基础实验实验目的:掌握QuartusII软件的基本使用方法,完毕基本时序电路设计实验时间：20２３年地点：803实验室学生姓名：赵佳梦学号：实验名称：６选1数据选择器１、实验环节创建工程、创建文献、编译工程、观测ＲTL视图、仿真2、VｅrilogHDL代码modulemｕx6_１(ｉｎ0，ｉn1，in2,in３，in4,in5,s０,ｓ1，s2,out）;ｉnputs0,ｓ1,s2；iｎpuｔin０，in1，ｉn2,in3,in4，in5;oｕtpuｔouｔ;regout;alｗayｓ@(in０，in1,iｎ2，iｎ3,in４,ｉn5,ｓ0,s1,ｓ2)bｅｇincase（{s０,s1,s2})3'b000:oｕt<=ｉn0;3'ｂ001:out<=iｎ1;３'b01０：ｏuｔ<=in2;3'b011:ouｔ<=ｉn3;３'b１00:ｏut<=in４;3'b101:out＜＝ｉn5;ｄeｆault:oｕt＜=1'ｂz;eｎdcaseｅｎdendｍodulｅ3、RTL视图4、仿真结果装装订线实验名称：第二部分:VｅriｌogＨDL基础实验实验目的:掌握QuartuｓIＩ软件的基本使用方法，完毕基本时序电路设计实验时间:202３年地点：80３实验室学生姓名:赵佳梦学号:实验名称:38译码器（asｓign语句实现）１、实验环节创建工程、创建文献、编译工程、观测ＲTL视图、仿真2、VｅrｉlogＨDL代码modｕｌeａｓ＿３８(a,q）; iｎｐut[2:0]a; output[７:0]q;ﻩparａｍeterｍ=8＇b00000001; asｓigｎq=（m<＜a）;ｅndｍoｄule３、RTＬ视图4、仿真结果装装订线实验名称：第二部分:VeｒilogＨＤL基础实验实验目的：掌握QuartｕsII软件的基本使用方法,完毕基本时序电路设计实验时间：２0２３年地点：８03实验室学生姓名：赵佳梦学号:实验名称：３8译码器(aｌways语句实现）1、实验环节创建工程、创建文献、编译工程、观测ＲTL视图、仿真2、VerｉｌogＨＤL代码mｏduleyｉma3＿８（ｉn0，in1,ｉｎ２,ouｔ）;iｎpｕtin0，in1,in2；oｕtpｕt[7:0]oｕt；ｒｅg[７:0］out;alwaｙs@(in0,in1,in2,ｏut)bｅginｃasｅ（{in2,iｎ１，ｉn0｝）３＇b０00:out<＝8'b00０0000１；3'b０01:ｏｕt<＝8'b000０0０１0；3＇b0１０：ｏut＜＝8'b0０００01００；３'b011:ｏut＜=8'b00001000;3＇ｂ100:oｕｔ<=8'b0０0１０000;3'b１０1:out<=8＇ｂ00100００1;3＇b110:out＜=8'b01０00００1；3'ｂ1１１：out<＝8'b1000０0０1;defａuｌt：ｏｕt<=2'bｚ;enｄｃaseendendｍodule ３、RTL视图4、仿真结果装装订线实验名称:第三部分：VｅｒilｏgHＤＬ中级实验实验目的:加深理解，纯熟操作实验时间：２02３年地点：8０3实验室学生姓名:赵佳梦学号：实验名称：设计一个模10计数器（异步清零，同步置数）１、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真２、VｅrilogHDL代码modulem１0(clk,ｓet,reset，qout,dａtａ，couｔ);ﻩinｐｕtclk,sｅt,reｓet; inpuｔ[３:0］dａta； outｐｕtreg[3:0］qout；ﻩoｕtputrｅｇcout;ﻩalwayｓ@(pｏsedｇｅclk，ｎegｅdgｅreｓeｔ）ﻩﻩbegｉnﻩ ﻩif(!ｒeseｔ)ﻩ begin ﻩ qout<=0;ﻩﻩﻩcoｕｔ＜＝０; ﻩﻩendﻩ elseif(ｓet==0） ﻩﻩbeｇinﻩﻩ ｑout＜=daｔa; cout<＝0;ﻩ eｎｄ ﻩelseif(ｑout＜9） ﻩ beｇinﻩﻩ qｏut<=qoｕｔ+１;ﻩ ﻩcout<=0;ﻩﻩﻩeｎd eｌseﻩﻩﻩｂeginﻩ ﻩｑout<=0;ﻩ ｃoｕｔ<=1；ﻩ eｎd ﻩ ｅnd ﻩｅnｄmodｕle3、ＲTL视图４、仿真结果装装订线实验名称:第三部分:VeｒilogHDL中级实验实验目的：加深理解,纯熟操作实验时间:20２３年地点:80３实验室学生姓名：赵佳梦学号：实验名称：设计一个模60计数器(异步清零,同步置数）1、实验环节创建工程、创建文献、编译工程、观测ＲTL视图、仿真2、VeｒiｌogＨDL代码modｕlem_60（ｃlk，load,resｅｔ,a,cnt,couｔ);inputｃｌk,load,ｒeseｔ；inｐut[5：0］a;outputcｏｕt;oｕtput[5:0]cｎt；ｒeg［5:0]cnt;regcoｕt;alwａyｓ＠(posｅdgeclkornegedgereｓｅｔ)begiｎif(!reset)cnｔ<=６'b0０_００00；eｌsｅｉf(lｏaｄ）ｃｎt<＝ａ;eｌsebegiｎif（cｎt<6'd5９)beｇiｎcnｔ<＝cnt+１;ｃoｕｔ<=0;enｄelsｅbegiｎｃout＜=1;cnｔ＜=6'b00_０000；endenｄendendmoｄｕlｅ3、RＴL视图4、仿真结果装装订线实验名称：第三部分：VerｉlogＨDL中级实验实验目的:加深理解，纯熟操作实验时间:20２3年地点：８０3实验室学生姓名：赵佳梦学号：实验名称：设计一个ＢCD码计数器1、实验环节创建工程、创建文献、编译工程、观测RＴL视图、仿真2、VeｒｉlogHDL代码ｍodｕｌeadd_sｕb(ina,inｂ,ｓｕｍ1,sum2)；iｎput[３:0]inａ；input[３:0]iｎb；oｕｔｐut[４：0]ｓum1;output[4:０]suｍ2;reｇ[4：０]sum1；reg［４:0]suｍ2；ａｌways@（ｉｎa，inb）ｂｅgiｎsｕm1<=iｎａ-ｉnb;sum２<=ina+inb；endeｎdｍoｄulｅ３、RＴL视图4、仿真结果装装订线实验名称:第三部分：VerilogHＤL中级实验实验目的：加深理解,纯熟操作实验时间:2023年地点:８０3实验室学生姓名：赵佳梦学号:实验名称：设计一个4ｂit加减计数器1、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真2、VerilogＨＤL代码modｕｌeadｄ_ｂｃｄ（a,clｋ,en，ｌｏａｄ,reset,oｕt,cｏut）;iｎｐut［３:０]a；inｐutcｌｋ,ｅn,ｌoad,rｅset;ｏutpｕｔ［3：0]oｕt;outpｕtcout;reｇ[3：0]oｕt；reｇcｏut；ａｌwａyｓ@(pｏsedgecｌkornｅgeｄgereset）begiｎiｆ(！ｒｅseｔ）out＜=4'b０000;elseif(!loａd)out<＝a;eｌseif（！ｅn)out<=ouｔ+1;ｅlseｏut<＝ouｔ-1;ｅｎｄenｄｍodｕｌe３、RＴL视图4、仿真结果装装订线实验名称：第三部分：VeｒｉｌｏgHDL中级实验实验目的：加深理解,纯熟操作实验时间:２023年地点:803实验室学生姓名：赵佳梦学号:实验名称：设计一个2、4、8分频器１、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真2、VｅrilogHＤL代码ｍodulediｖ2_4_8(clk,ｃｌk＿2,clk＿4,clｋ＿8);inputclk;ｏｕtpｕｔclk_2,clk_4,clk_8；regｃlｋ_2，clｋ_4,clｋ_８;ａlｗays@(ｐosedｇｅclk)beｇinclk_2<=~cｌk＿2；eｎdalｗａys@(poｓedｇeｃｌk_2)beginclk_４<=～ｃlk_4;eｎdａlｗayｓ@(posedgeｃlk_4)ｂeｇiｎcｌｋ_８<=~clｋ_8;enｄendｍodｕｌｅ3、RＴL视图4、仿真结果装装订线实验名称：第三部分：ＶerilogＨDL中级实验实验目的:加深理解,纯熟操作实验时间：20２3年地点:80３实验室学生姓名：赵佳梦学号：实验名称:设计一个２Ｎ分频器1、实验环节创建工程、创建文献、编译工程、观测ＲＴL视图、仿真2、ＶeriｌｏgHDL代码ｍodｕlediv_1４(clk,out);inputｃlｋ;ｏutｐｕｔout；ｒegｏut;ｒeg[2:０]temp;alｗays@(posedgecｌk）beginﻩﻩiｆ(tｅmp<３'d6)ﻩﻩtemｐ<=tｅmp+1'ｂ1; ﻩeｌse beginouｔ<=~out；temｐ<＝0;ｅnｄｅｎdendｍoｄuｌe3、RTＬ视图4、仿真结果装装订线实验名称:第三部分:VerｉｌogHＤL中级实验实验目的:加深理解，纯熟操作实验时间：2０２３年地点:803实验室学生姓名：赵佳梦学号:实验名称:设计一个M+Ｎ分频器1、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真2、ＶerilogHDL代码modulediv5_7(clk,out);ｉnｐｕtcｌk;ouｔpuｔｏut；ｒegout;reg［3:0]cｏuｔ1;reg[3:0]cout2;always@(posｅｄｇｅcｌk）ｂeｇinif(cout1<４'d11)ｂｅgiｎcout1<=coｕt１+１;if(cout1==４'b01０0）out<＝～out;endelsebeｇinﻩ ﻩｃout1<=0； ﻩｏuｔ＜=~oｕｔ;eｎdendeｎdmodule3、RTL视图4、仿真结果装装订线实验名称：第三部分：VerｉｌogHDL中级实验实验目的:加深理解,纯熟操作实验时间：２023年地点：８03实验室学生姓名:赵佳梦学号:实验名称：设计一个１7分频器1、实验环节创建工程、创建文献、编译工程、观测RTＬ视图、仿真2、ＶeｒilogＨDL代码ｍｏduｌｅdｉv＿17(ｃlk,ｏuｔ);iｎpuｔclｋ;ouｔpｕtwｉreout；regｏut1，ｏｕｔ2;ｒｅｇ［４:0]tｅｍp１;ｒｅg[4:0］ｔｅｍp2；assigｎoｕt＝ouｔ1|oｕt2；alwａｙs@(poｓedgeｃlｋ)ｂeginｉf（temp1<4＇d9）ｔemp1<=temｐ1+1；elsebeginﻩﻩﻩtemp1<=0; ﻩ ouｔ１＜=~ｏut1; ｅｎdﻩend alwａys@(neｇedｇｅｃlｋ)ﻩbeginiｆ（ｔeｍp2<4＇ｄ9)tｅｍp2<=temp2+1；elsebｅｇin ﻩﻩｔeｍp２<＝０；ﻩﻩ ouｔ2<=～ouｔ2; end ﻩeｎｄendｍodｕle３、RTＬ视图4、仿真结果装装订线实验名称：第四部分：ModｕleＳim基础仿真实验实验目的：编写一个测试文献实验时间：202３年地点：８０3实验室学生姓名：赵佳梦学号:实验名称：对1位全加器的仿真1、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真2、VｅｒｉlogHDL代码moｄulefull＿adｄ(a,b,cin,sum,cout);inputa,ｂ,cｉｎ；outｐｕtsum,cout;ａssiｇnｓum＝a^b^cin;ａssignｃout=(a＆b）|(b&cｉn)|(cin＆a);endmodｕle3、软件测试代码｀ｔｉｍescaｌe1ｎs/1nsmodulefulｌ＿add_tb;ｒｅga,b，cin;ｗirｅｓum,coｕｔ；pａrameｔerdelay=10０;fulｌ_adｄu1（a，b,cin,sum,cout）;initｉａlｂegina=0;b=０;ciｎ=0;#delａｙa=1；b＝0;cin=0;＃ｄelayａ＝0；b=１;ciｎ=０；＃delaya=1；b=1;cin＝0;#delaｙa=0；b=0;cin=1;#delaｙa＝1;b=0;cｉn=1；#delａya=０;ｂ=１;cin=1;#ｄｅｌａyａ=1；b＝１;cin＝１；#deｌay；eｎｄendmodule4、仿真结果装装订线实验名称：第四部分：ModuleSim基础仿真实验实验目的：编写一个测试文献实验时间：２０23年地点：8０３实验室学生姓名:赵佳梦学号:实验名称：编写一个测试文献，完毕对四选一数据选择器的仿真1、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真２、VｅrilogHDL代码mｏdulemux4_1(iｎ0,in1,in２,in３,s０,s１，ｏut)；ｉｎｐutｓ0,ｓ1;ｉnｐuｔin0,ｉn１,ｉn2，ｉn3;outｐutｏuｔ;regoｕt;alｗaｙs@(in０,in1,ｉn2,ｉｎ３,s0,ｓ1)beginｃaｓe（{s０，s1})２＇b00:ouｔ<＝in0;２'b01:ｏut<=in１；2'b１0:out＜＝in２；2＇b１1:out<＝in3;defａｕlｔ:oｕｔ<=1＇ｂz;enｄcaseendenｄｍoｄule3、软件测试代码`tｉｍeｓｃale1ns／1nｓｍoduｌｅsjｘｚ_t;reｇs0,s1,ｉn0,in1,ｉn2,in３;muｘ4_１u１（ｉn0,in1，in2,in3,s０,s1，ｏuｔ);initialbegｉn＃100iｎ0＝1;in1=1;in2=1;iｎ3=1；s0=０;ｓ1=0;#100iｎ0=１;iｎ1=１;ｉn2＝１;in3=1;s０=1;s１=0;#10０in０＝１;ｉｎ１=1;ｉn2=1;in３=1;s0=0;s1＝1;＃10０in０＝1;in1=1;iｎ2=1;in3＝1;s0＝1；s１＝1；enｄendmodule４、仿真结果装装订线实验名称:第四部分:ＭｏｄuleSim基础仿真实验实验目的：编写一个测试文献实验时间:20２3年地点：803实验室学生姓名:赵佳梦学号：实验名称：编写一个测试文献，完毕对模60计数器的仿真1、实验环节创建工程、创建文献、编译工程、观测RＴL视图、仿真2、VｅriｌogHＤL代码ｍoｄｕlｅm_60(clk,lｏaｄ,rｅsｅt,ａ,cnt,cｏｕt）;inｐｕtclk,load,reset;input[５:０]a;ｏuｔputｃouｔ;output[５:0]cｎt；reｇ[5:０]cnt;rｅｇｃout；alwaｙs@（pｏｓｅdｇecｌkoｒnｅgedgｅreseｔ）beginif(!ｒeｓet)cnt<＝6'b00_000０;ｅｌｓeif（load)cnt＜＝a；elsebegiｎif（ｃnｔ<6'd59)begincｎt<=cnt+１;cout<=0;enｄelsebegiｎｃout<=1;cｎt＜=6'ｂ０0_００00;ｅｎｄｅndeｎdendmｏｄulｅ3、软件测试代码`ｔiｍeｓcaｌe１ｎs／１ｎsmoduｌeｓjxz＿t;ｒegs0,ｓ1，in0，in１,iｎ２，in３;muｘ4_1u1(in０,in１，in2,in3,ｓ0,s1,ｏut）；ｉnitialbegｉn#100ｉｎ0＝1;in1=１;in2=1;in３＝1;s0＝０;s１=０;#100in0=1；in1=1；ｉn２=1;in3＝1;s0=1;s１=０;＃1０0ｉn0＝１;ｉn1=1;in2=1;ｉn3=1；ｓ０=0；s1=1;#100iｎ0=１；iｎ1=1;in2=1；ｉn3=1;s０＝1;ｓ1=1；endeｎｄmｏdule４、仿真结果装装订线实验名称:第四部分：MoｄuleSim基础仿真实验实验目的：编写一个测试文献实验时间：２02３年地点:803实验室学生姓名:赵佳梦学号：实验名称:编写一个测试文献,完毕对模６0ＢＣＤ码计数器的仿真１、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真2、VerｉｌogHDL代码ｍoduleｂcdｍ＿60(ｃlk,qｏut，a,reｓeｔ,loａｄ);iｎｐuｔclk,reｓet,loａd;ｉｎｐut[7：0］a；ouｔputreg[7:0]qｏut;ａlwayｓ＠(ｐosedgecｌｋoｒｎegｅdgerｅset)ｂeｇinif（！ｒｅsｅt)qout<=８'b00０0_0000;ｅlｓeiｆ（loaｄ)qout<＝a;elseif(qout[3:0]＜9)qｏｕｔ<＝qouｔ＋１;ｅlｓeif(qout［７:4]<５)bｅginｑoｕｔ[7：4]<=ｑout[7:４］＋1;qout[3：0]<=4＇b00０0;endeｌseqout[7:０］<=８'b０00０_00０0；endenｄmｏdulｅ3、软件测试代码`timeｓcale１ns/１nsmｏｄｕlebｃdm_６０t;ｒeｇｃｌｋ,reｓeｔ,loaｄ；ｒeg[７:０]a;ｗire[７:０]ｑoｕt；paraｍeterdelａｙ=100；ｉnｔegeｒi;bcdm_60u1（clk,ｑout,a,resｅｔ,ｌoad);iｎitialbegｉｎcｌk＝0;reｓｅｔ=0；#delayｃｌｋ＝~cｌｋ;ｒeset=1;#ｄelaycｌk=~ｃlk;reset=０;#delayclk=~cｌk;reｓet＝0;＃dｅlayclｋ=~clｋ；reset=１;foｒ(i=0;i<200;i=i+1）#delａyｃｌｋ=~clk；#ｄeｌay;endeｎdmｏdｕlｅ4、仿真结果装装订线实验名称：第四部分：MｏdｕｌeＳｉm基础仿真实验实验目的：编写一个测试文献实验时间：202３年地点：803实验室学生姓名：赵佳梦学号:实验名称:编写一个测试文献,完毕对加４bｉt减计数器的仿真１、实验环节创建工程、创建文献、编译工程、观测RTL视图、仿真２、VｅｒilｏｇHDL代码moｄｕlｅadd_sub（iｎa，iｎb,sum１,suｍ２);ｉｎput[3:0]iｎa;ｉnput［3:0]inｂ;outpｕt[４:０]ｓum1;outｐut[4:0]ｓum2;ｒeg[４:０]sum1;reｇ［4:０]sｕm2;aｌwayｓ＠(ina,inb)bｅgｉnsum1<＝ina－inb；ｓum２＜=ｉna＋inｂ;enｄendmodule3、软件测试代码｀timｅscale１ns/1nsmoduｌeａdd_４ｔ;reｇ[3:0]ina，inｂ；ｗire[４:０]suｍ1，sum2;parａｍeterdelay=100;aｄd_ｓubu1(iｎa,inb,sum１,ｓuｍ2);inｉｔialｂegin#ｄeｌａyinａ=６；inb=３;#deｌayinａ=9;inb=２;#dｅlaｙina=4;iｎｂ＝1;#dｅlayiｎa=10;inb=12;#delａy；eｎdeｎdｍodule4、仿真结果装装订线实验名称:第四部分：ＭoduleSiｍ基础仿真实验实验目的:编写一个测试文献实验时间：20２3年地点：803实验室学生姓名：赵佳梦学号：实验名称:编写一个测试文献，完毕对分频器的仿真1、实验环节创建工程、创建文献、编译工程、观测ＲＴL视图、仿真2、ＶeｒilｏgＨＤL代码ｍodulefdｉv1(clｋ_ｉｎ,ｃlk_14,cnt);ｉnpuｔclｋ_iｎ;ｏutputregｃｌk_1４;ouｔｐｕtｒeg[２:０]ｃnt;initialcｌk_1４=0；ａlwaｙｓ＠(posedｇeclｋ_ｉn)beｇiniｆ（cｎt＜6)ｃnｔ<=cnt+4'b０001;elsebegincｎt＜＝4