第四章时序逻辑电路

第4章时序逻辑基础与常用器件132时序逻辑基础触发器及其应用MSI移位寄存器及其应用4MSI计数器及其应用5半导体存储器4.1时序逻辑基础

时序逻辑电路的一般模型如图4-1所示，它由组合逻辑电路和起记忆作用的存储电路组成。4.1.1时序逻辑电路的一般模型输入状态输出激励(驱动)

X1、…、Xk是电路的k个外部输入，简称输入；Z1、…、Zm是电路的m个外部输出，简称输出；

Q1、…、Qr是电路的r个内部输入，也是存储电路的输出，通常用来表示电路现在所处的状态，简称现态(PresentState)；Y11、Y1y、Y21、…、Yry是电路的r×y个内部输出，也是存储电路的激励输入(y=1或2，分别对应1个Q有1个或2个激励输入)，它关系着电路将要到达的下一个状态即次态(NextState)的状态。

现态和次态不是一成不变的。电路一旦从现态变为次态，对于下一个时间节拍来讲，这个次态就变成了现态。4.1.1时序逻辑电路的一般模型

与组合逻辑电路相比，时序逻辑电路具有以下两个特点：①结构上存在输出到输入的反馈通道，且有存储器件；②因为有存储器件，所以电路具有记忆功能。如果仅就输入输出关系来看，也可以说时序逻辑电路具有一个特点，即电路在任何时刻的输出不仅和该时刻的输入有关，而且和过去的输入也有关系。4.1.2时序逻辑电路的描述方法(1).方程组描述法时序逻辑电路必须用以下三个方程组才能完全描述其功能：输出方程组i=1,…,m激励方程组j=1,…,r；y=1或2次态方程组j=1,…,r；y=1或2上标n和n+1用以标明时间上的先后顺序，n对应于现在时刻tn，n+1对应于下一个时刻tn+1。

输出方程组Zi和激励方程组Yjy表明，时序逻辑电路在时刻tn的输出和激励是该时刻电路的外部输入Xn和现态Qn的组合逻辑函数。次态方程组则表明，时序逻辑电路在时刻tn+1的状态(次态)需要由时刻tn的状态(现态)Qn和激励函数Yn共同决定。即使输入相同，也可能因为现态的不同而使电路产生不同的输出和激励，并转向不同的次态。(2).状态图描述法

状态图(StateDiagram)是时序逻辑电路状态转换图的简称，它能够直观地描述时序逻辑电路的状态转换关系和输入输出关系，是分析和设计时序逻辑电路的一个重要工具。在状态图中，电路的状态用状态名符号外加圆圈(称为状态圈)来表示，状态转换的方向用箭头来表示，箭头旁以X/Z的形式标出转换的输入条件X和相应的电路输出Z，如图4-2所示。该图读法如下：当电路在时刻tn处于现态Si而输入为X时，电路输出为Z；在时刻tn+1，电路将转换到次态Sj。

在状态图中，电路的状态用状态名符号外加状态圈来表示，状态转换的方向用箭头来表示，箭头旁以X/Z的形式标出转换的输入条件X和相应的电路输出Z，如下图所示。该图读法如下：当电路在时刻tn处于现态Si，而输入为X时，电路输出为Z；在时刻tn+1，电路将转换到次态Sj。图4-2【例4-1】某时序逻辑电路的状态图如图4-3所示。假定电路现在处于状态S0，试确定电路输入序列为X=1000010110时的状态序列和输出序列，并说明最后一位输入后电路所处的状态。

图4-3

解

根据电路的状态图、初始状态及输入序列，可以推导如下：时刻0123456789输入X1000010110现态S0S1S2S3S0S0S1S2S0S1次态S1S2S3S0S0S1S2S0S1S2输出Z0001000100

可见，当电路处于初始状态S0且输入序列X=1000010110时，状态序列为S1S2S3S0S0S1S2S0S1S2，Z输出序列为0001000100，最后一位输入后电路处于S2状态。状态序列输出序列

(3).状态表描述法状态表的结构如下图:

电路所有可能的输入组合列在表的顶部，所有的状态作为现态列在表的左边，对应的次态和输出填入表中。该表读法如下：当电路在时刻tn处于现态Si而输入为X时，电路输出为Z；在时刻tn+1，电路将转换到次态Sj。状态图和状态表可以相互转换。例如，图4-3所示状态图可转换为表4-1所示的状态表，反过来也一样。表中Sn表示现态，Sn+1表示次态。

状态表的结构如下图:

4.1.3时序逻辑电路的一般分类

(1).同步时序电路和异步时序电路

按照电路中状态改变的指令方式来分，时序逻辑电路可以分为同步时序电路和异步时序电路两大类。同步时序电路:存储电路中各触发器在同一时钟脉冲CP作用下发生状态转换的时序逻辑电路。

异步时序电路:没有统一的时钟脉冲信号，存储电路中各触发器(或延迟元件)状态变化不同步的时序逻辑电路。

（２）.米里型电路和摩尔型电路按照输出变量是否和输入变量直接相关来分，时序逻辑电路又可以分为米里（Mealy）型电路和摩尔（Moore）型电路两类。米里型:输出与输入变量有关的时序逻辑电路，它的输出与现态和输入的函数相关。

摩尔型：输出与输入变量无直接关系的时序逻辑电路，它的输出只是现态Qn

的函数，输出方程组的形式变为图4-5摩尔型电路状态图和状态表示例(a)状态图；(b)状态表

同一个时序逻辑功能，既可以用米里型电路来实现，也可以用摩尔型电路来实现。二者除了输出信号与输入信号的时序关系略有不同之外，从功能上讲，二者没有本质差别。从实现的角度看，米里型电路所需状态(或存储器件)一般比摩尔型要少，但摩尔型电路的输出电路却比米里型电路简单。这说明，米里型电路和摩尔型电路各有千秋，设计者可以根据需要选择适当的电路类型进行电路设计。第3章时序逻辑基础与常用器件132时序逻辑基础触发器及其应用MSI移位寄存器及其应用4MSI计数器及其应用5半导体存储器4.2触发器及其应用4.2.1RS触发器（1）.基本RS触发器基本RS触发器是结构最简单的一种触发器，各种实用的触发器都是在RS触发器的基础上构成的。

图4-6与非门RS触发器(a)电路；(b)国标符号；(c)惯用符号由两个与非门交叉耦合构成的RS触发器电路及其逻辑符号如图4-6所示。输入信号符号上的非号和输入端的小圆圈，都表示这两个输入信号为低电平有效。

Q和是触发器的两个互补输出端，正常情况下二者的逻辑电平相反。有两个稳定状态：Q＝1表示触发器处于1状态；

Q＝0表示触发器处于0状态。即触发器的状态由Q端的逻辑值定义。触发器的这两种稳定状态正好用来存储二进制信息1和0。通常将使Q＝1的操作称为置1或置位(Set)，使Q＝0的操作称为置0或复位(Reset)。应明确：

与非门RS触发器真值表

和

端同时为0不允许发生的理由：

①触发器的两个互补输出端Q和都为1，违背了触发器的两个输出信号Q和应该互补的规定；

②约束态后，若进行保持操作将出现不定态（因为两个与非门的延迟时间差异无法确知，导致触发器状态既可能为1也可能为0，这也违背了电路设计的确定性原则）。

图4-7与非门RS触发器的工作波形禁用不确定置1保持置1保持置0RSQQ图4–8或非门RS触发器(a)电路；(b)国标符号；(c)惯用符号；(d)真值表（2）.时钟同步RS触发器图

4-9时钟同步RS触发器(a)电路；(b)国标符号；(c)惯用符号；(d)真值表时钟同步RS触发器的状态真值表

用卡诺图化简状态真值表，可以得到描述该触发器状态转换规律的特征方程(也称次态方程或状态方程)及特征方程成立的条件(即对R、S输入信号的约束条件)

初态置1禁用不定置0保持空翻图4-10时钟同步RS触发器的工作波形

从波形图可见，在最后一个CP脉冲的CP=1期间，R、S的变化引起触发器状态发生了3次变化。像这种触发器在一个CP脉冲作用期间发生多次翻转的现象称为空翻。

在时序逻辑电路中，空翻现象必须坚决避免。解决的办法就是采用只对CP边沿响应而不是对电平进行响应的边沿触发器。现在的集成触发器大多采用这种边沿触发的电路结构，触发器的状态只可能在CP脉冲的上升沿或下降沿发生翻转，从而有效地防止了空翻。

将时钟同步RS触发器的S端外接D输入，D反相后接R端，可构成D锁存器（DelayLatch），用于存储二进制数据。每当CP脉冲作用后，加于D输入线上的数据就锁存在D锁存器中。

74373就是这样一种典型的8位二进制数锁存器。

4.2.2集成触发器图4–11D触发器(a)国标符号；(b)惯用符号；(c)真值表；(d)状态图；(e)激励表（1）.D(Delay)触发器

从真值表可见，D触发器具有如下逻辑功能特点：不管触发器的现态是0还是1，当时钟脉冲CP的上升沿到来后，触发器都将变成与时钟脉冲上升沿到来时的D端输入值相同的状态，即相当于将数据D存入了D触发器中。因此，D触发器特别适合于寄存数据。

如具有三态输出的8位二进制数锁存器74373

从真值表直接写出D触发器的特征方程：

Qn+1=Dn

图4-12D触发器的工作波形

CPDQ(b)一般的，D触发器的状态变化发生在CP脉冲的上升沿，见下图。图4-13D触发器的脉冲特性

从微观上看，D触发器使用时也要满足其脉冲特性的要求，如在CP脉冲上升沿到来前，D端外加信号至少有长度为tset的建立时间；在CP脉冲上升沿过后，D端外加信号至少有长度为th的保持时间。

（2）.JK触发器图4-14边沿触发结构JK触发器(a)国标符号；(b)惯用符号；(c)真值表；(d)状态图；(e)激励表

从真值表可见，JK触发器的逻辑功能最为丰富。在时钟脉冲和激励信号作用下，可以实现置1（置位）、置0（复位）、保持和翻转等操作。用卡诺图化简真值表，可得JK触发器的特征方程为图4–15JK触发器的工作波形

还有一种主-从结构也称脉冲触发结构的JK触发器。

主-从触发器的国标符号与边沿触发器有所不同，它的CP输入端无小圆圈和动态输入符号“>”，但Q和输出端框内要加延迟输出符号“┐”，用以表示触发器状态在CP下降沿到来时才发生变化。（3）.T触发器和T′触发器图4-16T触发器(a)国标符号；(b)惯用符号；(c)真值表；(d)状态图；(e)激励表功能保持翻转从真值表可直接写出T触发器的特征方程为

将T触发器的激励输入端T固定接逻辑1，则可得只有翻转功能的触发器，称为T′触发器。每来一个时钟脉冲，T′触发器的状态就翻转一次。

T触发器和T′触发器特别适合实现计数器，因为计数器电路中的触发器状态要么翻转，要么保持。但必须指出的是，通用数字集成电路中并无T触发器或T′触发器这类器件，需要用到时可由D触发器或JK触发器改接。此时，T触发器或T′触发器的触发方式与所使用的触发器相同。如果是在CP脉冲的下降沿触发，逻辑符号的CP输入端应有小圆圈。（4）.集成触发器的异步置位端SD和异步复位端RD图4-17带异步端的D触发器图4-18带异步端的D触发器的工作波形

D触发器和JK触发器是常用集成触发器，根据功能需要可以改接为T或T′触发器，而且D触发器和JK触发器之间也可以进行相互转换。

（1）、D触发器转换为JK、RS、T、T′触发器。转换方法：特征方程法①、D→JK把单端输入触发器，通过转换电路变换为双端输入触发器。D触发器＋转换电路＝JK逻辑功能。转换转换DKJCP

4.2.3触发器逻辑功能的转换图4-19DJK转换(a)

两个特征方程相比较，令其相等。D触发器特征方程：JK触发器特征方程：图4-20触发器转换DJK(b)

☆

JK触发器是下降沿翻转，D触发器是上升沿翻转，若转换后还用下降沿翻转，则在CP端加反相器。图4-21触发器转换DJK（c)

②、D→RSD触发器特征方程：RS触发器特征方程：令两个特征方程相等：形成用与非门实现的转换电路和D触发器一起构成新的RS触发器。图4-22触发器转换DRS③、D→T、T′D触发器特征方程：T触发器特征方程：同样令两个特征方程相等：转换电路逻辑表达式为：T′触发器特征方程：所以只要令D触发器的输入D=

即可得到用D触发器实现T′触发器逻辑功能。图4-23触发器转换DT①、JK→DD触发器特征方程：

JK触发器特征方程：

，JK触发器就成了下降沿触发的D触发器了。（2）、JK触发器转换为D，T，T′触发器图4-24触发器转换JKD②、JK→TT触发器特征方程：JK触发器特征方程：比较两个触发器特征方程，只要令J=K=T即可。

图4-25触发器转换JKT③JK→T′JK触发器特征方程：T′触发器特征方程：只有当J=K=1时，所以令：J=K=1图4-26触发器转换JKT’

4.2.4触发器的应用(1).消除机械开关抖动图4-27基本RS触发器消除开关抖动(a)电路；(b)波形+5V开关抖动(2).构成寄存器和移位寄存器

利用触发器的存储功能，可以非常方便地构成各种寄存器(Register)和移位寄存器(ShiftRegister)。寄存器的功能是存储二进制信息，基本要求是“存得进、存得住、取得出”。移位寄存器是一种具有移位功能的寄存器，不仅能够存放二进制信息，而且还能对所存储的二进制信息进行移位。

图4-284位二进制右移寄存器一个使用D触发器构成的4位二进制数右移寄存器如下图所示，它在每个CP脉冲的上升沿将数据右移1位。数据串行输入、串行输出。4位右移寄存器移位工作表【例4-2】分析电路的功能，并画出其中一种电路的工作波形

和状态图。解图4-29（1）

八进制异步减法计数器电路JK触发器构成；D触发器构成（3）.构成计数器图4-29（2）

八进制异步加法计数器电路JK触发器构成；(b)D触发器构成图4-30八进制异步减法计数器的工作波形图4-31八进制异步减法计数器的状态图①2n进制（模长M=2n）异步计数器的连接规律2n进制异步计数器的连接规律②非2n进制（模长M≠2n）异步计数器的构成方法

非2n进制异步计数器有两种构成方法，一种称为阻塞反馈法，一种称为脉冲反馈法。此处仅介绍脉冲反馈法中最简单的异步清0-置1法，该方法按照下面步骤连接电路。

★首先按照前述方法构造一个满足2n-1＜M＜2n的2n进制异步加法或减法计数器，其中M为待设计的计数器的进制数或模数。

★如果是加法计数器，则遇状态M异步清0，使计数器跳过后面的2n-M个状态。具体连接方法是：将M化为n位二进制数，将其中为1的触发器的Q端“与非”后接到各触发器的异步清零端上，电路即构造完毕。此处的与非门称为识别门。

★如果是减法计数器，则遇全1状态异步置M-1状态，使计数器跳过后面的2n-M个状态。具体连接方法是:将M-1化为n位二进制数，将其中为1的触发器的端及为0的触发器的端连到一个与非门的输出端，各个触发器的Q端作为该与非门的输入，电路即构造完毕。

【例4-3】分别用D触发器构成五进制异步加法计数器和减法计数器，并画出状态图。解五进制计数器需要3个触发器。对于TTL触发器，开路输入端相当于接逻辑1。构成加法计数器时，首先构成八进制加法计数器。因为5=(101)2，Q2和Q0为1，所以将Q2和Q0触发器的Q端“与非”后接到各个触发器的异步清0端D即可构成五进制异步加法计数器，电路如图4-32所示。图4-34五进制异步加法计数器状态图图4-32五进制异步加法计数器电路图4-35五进制异步减法计数器状态图图4-33五进制异步减法计数器电路③2n进制同步计数器同步行波计数器的连接规律

不论是加法计数器还是减法计数器，最低位触发器Q0都工作在有CP脉冲就翻转的T′触发器状态，因此激励T0=1，J0=K0=1。最低位以外的各个触发器工作于T触发器状态。加法计数器，各位触发器在其所有低位触发器Q端均为1时（进位前状态），激励应为1，以便下一个CP脉冲到来时低位向本位进位，因此，激励Ti=Ji=Ki=Q0Q1…Qi-2Qi-1。减法计数器，各位触发器在其所有低位触发器Q端均为0时，激励应为1，以便下一个CP脉冲到来时低位向本位借位，因此，激励。【例4-4】分别用JK触发器构成八进制同步加法计数器和减法计数器。解用JK触发器构成的八进制同步加法计数器和减法计数器电路分别如图4-36和图4-37所示。图4-36八进制同步加法计数器电路图4-37八进制同步减法计数器电路第4章时序逻辑基础与常用器件132时序逻辑基础触发器及其应用MSI移位寄存器及其应用4MSI计数器及其应用5半导体存储器4.3MSI计数器及其应用部分常用MSI计数器的型号及基本特性

部分常用MSI计数器的型号及基本特性4.3.1二-五-十进制异步加法计数器7490（1）.功能描述

二-五-十进制异步加法计数器7490采用14引脚双列直插式封装，电源和地的引脚位置与大多数标准集成电路不同，第5脚为电源，第10脚为地，使用时需要注意。与此类似的还有7491、7492、7493、7494、7496等芯片。

7490的电路结构、逻辑符号如图4-38所示。图4-387490电路结构与逻辑符号(a)电路结构；(b)国标符号；(c)惯用符号7490功能表图4-397490构成十进制计数器(a)8421BCD计数器；(b)5421BCD计数器7490真值表（2）.构成不超过十的任意进制计数器7490构成不超过十的任意进制计数器的电路连接表7490CPBCPAS92S91R01R02(a)100CPQDQCQBQA0图4-407490构成八进制计数器(a)电路；(b)工作波形（3）.级联扩展①模数M可分解当模数M可分解为M=M1×M2×…×Mk(Mi≤10,1≤i≤k)

且M不计较计数器状态编码时，可以先分别实现各子计数器Mi，然后级联构成模M计数器。

【例4-5】用7490构成四十五进制计数器电路。解M=45=9×5，可以先构成九进制和五进制计数器，然后级联构成四十五进制计数器，电路如图4-41所示。其中右侧7490构成九进制计数器，左侧7490构成五进制计数器。图4-417490构成四十五制进计数器fq=1/45fcp图4-417490构成四十五制进计数器fq=1/45fcp

②一般扩展方法使用7490的一般扩展方法是，先将7490接为10n进制计数器，然后遇M清0。尽量利用R01、R02端，不加或少加逻辑门。【例4-6】用7490构成八十五进制计数器。解:首先用两片7490构成一百进制计数器，然后遇85（十位为8，个位为5时）清0.电路如图4-42所示。图4-427490构成八十五进制计数器图4-427490构成八十五进制计数器4.3.2模16同步可预置加法计数器74163（1）.功能描述图4-4374163的逻辑符号与功能表74163的逻辑符号与功能表触发器保持，CO=0（2）.使用方法

从功能表可见，74163具有同步清0、同步置数、同步计数和状态保持等功能，是一种功能比较全面的MSI同步计数器。使用74163的复位和置数功能，可以方便地构成任意进制计数器。①反馈清0法构成M进制计数器特点：★因为反馈清0，所以有固定最小值0000，最大值=M-1；★因为163同步清0，所以采样值=最大值=M-1；★因为同步清0，所以无毛刺。

解采样：M-1=10-1=9=(1001)2，反馈函数=QDQA，为此，识别与非门输入端接QD和QA，输出端接。为了保证时计数器正常计数，、P、T等信号均应接逻辑1。电路连接如图4-44所示，工作波形如图4-45所示。

【例4-7】用74163构成十进制计数器。

图4-44例4-7电路

74161除异步清零外其余功能与163相同，则完成上述设计应如何修改电路？图4-45图4-44电路工作波形同步清零②反馈预置法构成M进制计数器基本连接方式为：★

Q值采样控制循环。特点：可设定最小值（即预置值），可任意选择有效计数状态。状态连续时，最大值=M+最小值-1；★

CO

值采样控制循环。

特点：有固定最大值（1111），连续计数时，

最小值=最大值-M+1；(或最小值=16-M)

（15）

固有模长

【例4-8】用74163构成十进制计数器，并画出其工作波形。

解计数器状态循环采用前面10个状态，首状态为“0”，末状态为“9”，因此，DCBA=0000，，

计数器电路如图4-46所示，工作波形如图4-47所示。

图4-46例4-8电路若首状态为3，模8计数如何？图4-47图4-46电路的工作波形同步置数图4-47CO控制反馈模十计数逻辑图图4-48CO控制反馈模十计数逻辑图101

在74系列计数器中，74161与74163最为接近。74161除了是异步复位外，其它与74163完全相同。而74160与74161的区别仅在于74160是十进制计数器，74161是十六进制计数器。同样，74162与74163的区别也仅在于74162是十进制计数器，而74163是十六进制计数器。因此，74160~74163的使用方法几乎相同。（3）.级联扩展图4-50二～二百五十六进制程控计数器电路74163QDQCQBTPCPCOQALDCLR11Y7Y6Y5Y474163QDQCQBTPCOQALDCLR11Y3Y2Y1Y01CPCPDCBADCBA11（3）.级联扩展图4-50二～二百五十六进制程控计数器电路

设预置数为Y，计数器模数为M，级联的芯片数为k，则三者之间的关系为:Y=16k-M

例如，要构成模M=200的计数器，需要2片74163，预置数Y=162-200=56=(00111000)2

即在图4-50电路中，左侧74163的DCBA接0011，右侧74163的DCBA接1000。图4-50电路中，改变预置数Y就可以改变计数器的进制数。用计算机输出数据来控制计数器的进制数最为方便，因此常把这类计数器称为程控计数器或程控分频器。

程控计数器的连接方法本质上相当于每个计数循环开始时给计数器置入一个基数，计M个CP脉冲后计数器就达到满量程(16k)，从而产生进位，使计数器重新开始新一轮计数。因此，必须注意，这种计数器真正使用的是16k个状态中后面M个状态构成的计数循环，其编码方式与一般计数器不同。按照这种低位芯片的进位输出CO接相邻高位芯片的T控制端、最高位芯片的进位输出CO取反后接各个74163的控制端的连接方式，可以实现更多芯片的级联。图4-5174192逻辑符号与功能表国标符号；(b)惯用符号；(c)功能表4.3.3同步10进制可逆计数器74192（1）.功能描述图4-5274192逻辑符号与功能表国标符号；(b)惯用符号；(c)功能表注意：加法计数时，CPU输入计数脉冲，而CPD必须维持逻辑1；减法计数时，CPD输入计数脉冲，而CPU必须维持逻辑1。此外，异步清0控制信号CLR的优先权比置数控制信号的高。

（2）.使用方法

74192有清0和置数功能，因此同样可以使用反馈清0法或反馈预置法来构成任意进制计数器。①反馈清0法构成M进制计数器

74192是异步清0，使用反馈清0法构成加法计数器的方法与7490相同，即遇M清0。构成减法计数器时，使用0和后面M-1个状态构成计数循环，遇10-M状态清0。

②反馈预置法构成M进制计数器

因为是异步置数，74192不仅和异步清0一样会在波形上产生毛刺输出，而且在构成计数器时预置数与进制数的关系也与74163有所不同。以M进制加法计数器为例，使用前面M个状态构成计数器时，DCBA接计数循环的首状态，以末状态加1后的状态作为识别与非门的输入，与非门的输出接置数控制端。使用后面M个状态构成程控计数器时，，

预置数与进制数的关系变为

Y=10k-M-1

构成M进制（不超过十的任意进制）减法计数器时，与用触发器构成任意进制计数器的方法类似，遇9置为M-1状态。固有模长【例4-9】用74192构成两种预置方式的八进制加法计数器。解:使用前面8个状态时，首状态为(0000)2，预置数DCBA=(0000)2。末状态为(0111)2，采样值=(0111)2+1=(1000)2，或采样值=M=1000，因此反馈函数

。使用后面8个状态时:预置数DCBA=10-8-1=1=(0001)2，。

用74192构成的两种八进制加法计数器电路如图4-53所示图4-5474192构成的两种八进制加法计数器(a)使用前面8个状态；(b)使用后面8个状态（3）.级联扩展

用两片74192构成一百进制可逆计数器，要求X为加法/减法控制端，当X=0时，计数器为一百进制加法计数器；当X=1时，计数器为一百进制减法计数器。控制电路设计如下：XCPUCPD

01CP11CP电路如图4-55所示。图4-55一百进制可逆计数器电路按照类似方式级联，可以构成10k进制的可逆计数器。采用反馈清0或反馈预置方法，可以方便地构成任意进制计数器。4.3.4计数器的应用（1）.分频

从较高频率的输入信号得到较低频率的输出信号的过程称为分频。分频器本质上就是计数器，惟一区别仅在于分频器必须有输出，而计数器可以有输出也可以没有输出。【例4-10】某数字通信系统的基本时钟频率为1MHz，其中一个子系统的时钟频率要求为125kHz。试设计能够从基本时钟产生子系统工作时钟的电路。解设分频次数为N，则有N=(1/125)MHz=8kHz。因此，设计一个带有输出的八进制计数器即可满足使用要求。用74163实现的8分频器电路如图4-56所示。图4–568分频器电路（2）.计时

计时器本质上也是计数器。只要计数器的输入计数脉冲是周期性的，则脉冲个数可以转换为时间，计数器就可以作为计时器使用。电子钟、电子表中的时、分、秒计时电路，就是采用的这种工作原理。假定基准时钟频率为1Hz，即每秒1个脉冲，那么设计一个六十进制计数器对秒脉冲计数，就可实现秒计时，并且每60秒产生一个分脉冲输出。同样再采用一个六十进制计数器对秒计时器的输出即分脉冲进行计数，就可实现分计时，并且产生小时脉冲输出。实现小时计时的电路与之相类似。（3）.脉冲分配脉冲分配器是一种能够在周期时钟脉冲作用下输出各种节拍脉冲的数字电路。利用计数器和译码器，可以方便地实现脉冲分配。例如，用74163计数器和74138译码器实现的8路脉冲分配器电路及工作波形如图4-57所示。在时钟脉冲CP驱动下，计数器74163的QCQBQA输出端将周期性地产生000～111输出，通过译码器74138译码后，依次在端输出1个时钟周期的负脉冲，从而实现了8路脉冲分配。图4-578路脉冲分配器电路及工作波形(a)电路；(b)工作波形（4）.产生周期序列信号利用计数器的状态循环特性和数据选择器(或其它组合逻辑器件)，可以实现计数型周期序列产生器。计数器的模数M等于序列的周期，计数器的状态输出作为数据选择器的地址变量，要产生的序列作为数据选择器的数据输入，数据选择器的输出即为输出序列。【例4-11】设计一个(周期性)巴克码序列1110010产生器。解因为序列周期为7，因此计数器的模数M=7。用74161和八选一数据选择器74151实现的巴克码序列1110010产生器如图4-58所示。图4-587位巴克码产生器电路第4章时序逻辑基础与常用器件132时序逻辑基础触发器及其应用MSI移位寄存器及其应用4MSI计数器及其应用5半导体存储器4.4MSI移位寄存器及其应用部分常用74系列MSI移位寄存器及其基本特性续表4.4.14位双向移位寄存器74194

（1）.功能描述图4-5974194逻辑符号与功能表(a)国标符号；(b)惯用符号；(c)功能表图4-6074194逻辑符号与功能表(a)国标符号；(b)惯用符号；(c)功能表

国标符号中，SRG为移位寄存器的限定符，后面的4表示74194是4位移位寄存器。“1→/2←”表示两种移位方式，“1→”为方式1——右移方式，SR为右移数据输入端；“2←”为方式2——左移方式，SL为左移数据输入端。M为方式关联符，其后跟的数字表明74194有4种工作方式。控制关联符C4表明SR、A、B、C、D、SL受CP脉冲(上升沿)控制。R为复位关联，它与时钟无关，说明为异步复位(低电平有效)。

从功能表可见，74194具有异步清0、数据保持、同步左移、同步右移、同步置数等5种工作模式。为异步复位输入，低电平有效，且优先级最高。S1、S0为方式控制输入，其4种组合对应4种工作方式：S1S0=00时，74194处于保持状态；S1S0=01时，74194处于右移状态，其中SR为右移数据输入端，QD为右移数据输出端；S1S0=10时，74194处于左移状态，其中SL为左移数据输入端，QA为左移数据输出端；S1S0=11时，74194处于同步置数状态，其中ABCD为并行数据输入端。无论何种方式，QAQBQCQD都是并行数据输出端。

（2）.使用方法

移位寄存器的使用方法非常简单，只要根据功能要求，按照功能表进行相应的电路连接即可。例如，74194需要工作于右移方式，根据功能表，将CP接移位时钟脉冲CP，接高电平，S1S0接01，SR接右移输入数据，即可实现数据右移功能。4位双向移位寄存器74194使用方法

LASR74194CLRCPQAQBQCS1QDBCDSS0

（3）.级联扩展移位寄存器的级联扩展也比计数器简单，只要移位寄存器接为相应的正常工作状态，且低位芯片的串行输出端接到高位芯片的串行输入端，即可实现级联扩展。4位双向移位寄存器74194的级联扩展

LASR74194CLRCPQAQBQCS1QDBCDSS0LASR74194CLRCPQAQBQCS1QDBCDSS04.4.2移位寄存器的应用

就输入/输出数据的格式而言，移位寄存器有4种工作方式，它们分别为串入/串出、串入/并出、并入/并出和并入/串出。串入/串出方式通常用于信号延时，串入/并出和并入/串出方式通常用于数据格式的串/并和并/串变换，并入/并出方式通常用于保存数据。此外，移位寄存器还可以用来构成序列检测器和移位型计数器。

（1）.实现数据格式的串/并和并/串转换

用8位移位寄存器74198构成的带有识别标志的7位串/并变换器和并/串变换器电路如图4-61所示。图4-61移位寄存器实现串/并和并/串变换器(a)7位串/并变换电路；(b)7位并/串变换电路非数据输出

图4-61(a)为7位串/并变换电路。开始工作时，首先加一个负向启动脉冲将74198清0，使S1S0=11，74198工作于置数方式，第1个CP脉冲到来时并行置数，74198变为X00111111，其中X0为串行输入X的最低位。并行置数后，S1S0=01，74198工作于右移方式。在接下来的第2~7个CP脉冲到来时，74198处于移位状态，X的另外6位依次移入74198中。在第7个CP脉冲作用后，0移入到QH，一方面，Z=1，向系统提供7位串行数据已经变换为并行数据的状态信息，请系统执行取数操作；另一方面，S1S0=11，下一个CP脉冲到来时再一次置数，开始新一轮的串/并变换。因此，此处置入的0是一个重要的识别标志。

图4-61(b)为7位并/串变换电路。开始工作时，首先加一个正向启动脉冲使S1S0=11，74198工作于置数方式，CP脉冲到来时并行置数，74198变为0B6B5B4B3B2B1B0，其中B6B5B4B3B2B1B0为并行输入数据，同时串行输出B0。并行置数后，S1S0=01，74198工作于右移方式。在接下来的第2~7个CP脉冲到来时，74198处于移位状态，并行输入数据的另外6位B1、B2、…、B5、B6依次移入74198的QH中并串行输出。在第7个CP脉冲作用后，0移入到QH，与门因6个输入全为1而输出1，一方面，Z=1，向系统提供7位并行数据已经变换为串行数据的状态信息，请系统执行送数操作，将下一组数据送到置数输入端；另一方面，S1S0=11，在下一个CP脉冲到来时再一次置数，开始新一轮的并/串变换。因此，此处置入的0也是一个重要的识别标志。（2）.构成序列检测器

【例4-11】用74194实现“1101”序列检测器，允许输入序列码重叠。解用74194构成的“1101”序列检测器如图4-62所示。从电路可见，当X端依次输入1、1、0、1时，输出Z=1，否则Z=0。因此，Z=1表示检测到“1101”序列。注意，最后一个1还可以作下一组“1101”的第一个1，这称为允许输入序列码重叠。这种序列检测器称为重叠型序列检测器。图4-62“1101”序列检测器

（3）.构成移位型计数器

如果不限制编码类型，移位寄存器也可以用来构成计数器。用移位寄存器构成的计数器称为移位型计数器。移位型计数器有三种类型，它们分别是环形计数器(RingCounter)、扭环形计数器(TwistedCounter)和变形扭环形计数器。

①环形计数器：将移位寄存器的末级输出反馈连接到首级数据输入端构成的计数器称为环形计数器。n级移位寄存器可以构成模n(n进制)环形计数器。4位双向移位寄存器74194应用

LASR74194CLRCPQAQBQCS1QDBCDSS0

②扭环形计数器：将移位寄存器的末级输出取反后反馈连接到首级数据输入端构成的计数器称为扭环形计数器。n级移位寄存器可以构成模2n的偶数进制扭环形计数器。

③变形扭环形计数器：将移位寄存器的最后两级输出“与非”后反馈连接到首级数据输入端构成的计数器称为变形扭环形计数器。n级移位寄存器可以构成模2n-1的奇数进制变形扭环形计数器。图4-63移位型计数器的基本结构(a)环形；(b)扭环形；(c)变形扭环形

【例4-12】分别用74194构成八进制扭环形计数器和七进制变形扭环形计数器，并画出它们的全状态图。解

八进制扭环形计数器需要4级移位寄存器，其电路及全状态图如图4-64所示。从状态图可见，该电路有两个8状态的循环，可以任意选取其中一个为主计数循环，另一个则为无效循环。为了保证电路加电后进入主计数循环，应采取一定的措施。如首先清0，则选择含有0000的状态循环为主计数循环。图4–64八进制扭环形计数器(a)电路；(b)全状态图图4-66自启动八进制扭环形计数器(a)电路；(b)全状态图图4-65七进制变形扭环形计数器(a)电路；(b)全状态图第4章时序逻辑基础与常用器件132时序逻辑基础触发器及其应用MSI移位寄存器及其应用4MSI计数器及其应用5半导体存储器4.5半导体存储器4.5.1半导体存储器的分类根据信息存取方式的不同，半导体存储器可以分为随机存取存储