数字逻辑组合逻辑电路

第三章组合逻辑电路3.4组合逻辑器件3.3组合逻辑电路的等价变换3.2组合逻辑设计3.1组合逻辑分析组合逻辑的概念组合逻辑：

由各种门电路组合而成且无反馈的逻辑电路，称为组合逻辑电路，简称组合逻辑。3.1组合逻辑分析任务:根据已知逻辑电路图，找出组合逻辑电路的输入与输出关系，确定在什么样的输入取值组合下对应的输出为１。步骤:3.1.1逐级电平推导法先假设输出为逻辑1或0，然后逐级向前推导，直到确定输入的逻辑值。【例1】分析图3.1所示电路的逻辑功能。解：假设F的输出为1。F是门电路（4）的输出，该门电路是与门；因此若F要输出1，两个输入N和C必须同时为1.，即：N=1并且C=1；再往前推导：若使得N=1，则或非门（3）的两个输入必须同时为0，即：M1=0并且M2=0；M1、M2是第一级两个非门的输出。显然：若要M1=0，必须A=1；若要M2=0，必须B=1；综合以上条件，若要F输出为1，必须同时满足：A=1B=1C=1；因此电路逻辑功能为：F=ABC；【例2】分析图(a)所示的逻辑电路

解：设F=1,则X1=0或X2=0。若X1=0,则A=B=1;若X2=0,则A=B=0

所以,电路的功能是判断输入是否相同，此电路可以用一个同或门取代,如图(b)所示。

3.1.2列写布尔表达式法【例3】指出图(a)中所示电路的逻辑功能。

解：可见，简化后的电路是一个四输入的或门。3.1.3数字波形图分析法

这种方法是对逻辑门的所有输入变量施以输入波形，逐级画出各个门电路的输出波形，乃至画出最后的输出波形。【例4】图(a)所示的逻辑电路有A,B,C,D四个变量，输入波形如图(b)所示。画出X１，X２，X３，X４及最后输出F的数字波形图。【例5】画出图3.3所示电路的波形图。3.1.4列写逻辑电路真值表法

【例4】分析图中所示电路的逻辑功能解:先写出表达式并化简功能说明：该电路完成的真值表如图所示。

【例7】分析图3.4所示电路的逻辑功能解：画卡诺图可知，上式是最简式。真值表见书.列写逻辑真值表法思路清晰，生成的布尔表达式简洁清楚，并能够通过对结果的分析化简改进电路，是最常用的电路分析方法。§3-2组合逻辑设计组合逻辑电路的设计步骤逻辑问题的描述利用任意项的逻辑设计3.2.1组合逻辑电路的设计步骤

（1）什么是组合逻辑电路的设计？根据给定的逻辑命题，设计出能实现其功能的逻辑电路。（2）组合逻辑电路的设计步骤（3）组合逻辑电路的设计要求满足速度要求，应使级数尽量少，以减少门电路的延迟。电路用最少的逻辑门(成本低)；最少的输入端数；芯片间的连线最少(可靠性高)；3.2.2逻辑问题的描述逻辑问题的描述：将文字描述的设计要求抽象为一个逻辑表达式。通常的方法是：先建立输入输出逻辑变量的真值表，再由真值表写出逻辑表达式。有些情况下，可由设计要求直接建立逻辑表达式。解：根据题意，解锁信号在三种情况下的发出：(1)同时按“*”和“1”；(2)按“#”；(3)按“开机键”；【例8】设计一个手机解锁快捷电路。可以同时按“*”和“1”解锁，也可以按“#”解锁，开机时，开机键同时给出解锁信号，手机开机以后即是已解锁状态。设电路输出为解锁信号F，F=1为有效解锁信号，F=0无效；设电路输入A、B、C、D分别对应“*”、“1”、“#”和“开机键”，按下对应键则输入端输入信号“1”，否则维持“0”。根据题意，逻辑函数为F=f（A、B、C、D）=AB+C+D【例9】设计一个多数表决电路，以判断A、B、C三人中是否多数赞同。ABCF00000010010001111000101111011111（2）表达式（3）电路图（略）解：（1）真值表【例10】设计一个猜拳游戏电路。两个玩家可以选择出锤子、剪刀、布。游戏规则是：剪刀克布、布克锤子、锤子克剪刀，被克的一方叛输，若双方相同，则叛平局。任一方玩家可随时选择复位，重新开始游戏，复位后，输出状态为平局。解：

(1）设计输入编码表。A1（B1）A2（B2）玩家选择00游戏复位01锤子10剪刀11布表3.3猜拳游戏输入编码表表3.4猜拳游戏输出编码表F1F2游戏结果00平局01A胜10B胜11无关项（2）设计输出编码表

表3.5猜拳游戏真值表A选择A1A2B选择B1B2结果F1F2复位00**平局00**复位00平局00石头01石头01平局00石头01剪刀10A胜01石头01布11B胜10剪刀10石头01B胜10剪刀10剪刀10平局00剪刀10布11A胜01布11石头01A胜01布11剪刀10B胜10布11布11平局00(4）由卡诺图得最简表达式。(5）逻辑电路图：(略)【例11】设计电路实现二位二进制数的加法运算。输入输出A1A0B1B0S2S1S00000000000100100100100011011010000101010100110011011110010000101001011101010010111011100011110110011101011111110解：（1）真值表设两个二位二进制数是A1、A0和B1、B0，它们的和为三位二进制数S2、S1、S0，真值表如左：（2）由真值表可得：（3）利用卡诺图化简后可得：（4）画逻辑电路图（略）【例12】已知X=X1X2（即X1*2+X2=X），

Y=Y1Y2(即Y=2Y1+Y2)是两个正整数，要求：写出X>Y的逻辑表达式，设计判别X>Y的电路。解:判别电路示意图（1）设X>Y时,F=1,X<=Y时,F=0（2）当X1=1,Y1=0时,X>Y,F=1

当X1=Y1时,若X2=1,Y2=0,

则X>Y,F=1

其它情况下,X<=Y,F=0

（3）由以上分析得X>Y的真值表。XYFX1X2Y1Y21φ0φ10100111101真值表表达式（4）画逻辑图(略)

【例13】某民航客机的安全起飞装置在同时满足下列条件时，发出允许滑跑信号：①发动机开关接通；②飞行员入座，且座位保险带已扣上；③乘客入座，且座位保险带已扣上，或座位上无乘客试写出允许发出滑跑信号的逻辑表达式。解：该装置的逻辑变量有：发动机启动信号S（发动机启动时S=1）飞行员入座信号A（飞行员入座时A=1）飞行员座位保险带已扣上信号B（飞行员座位保险带扣上时

B=1）乘客座位状态信号M（有乘客时，Mi=1；无乘客时Mi=0，

i=1,2,3,…n）乘客座位保险带扣上信号Ni（乘客座位保险带扣上时，

Ni=1，i=1,2,…n）该装置的输出变量为F。当允许飞机滑跑的条件满足时，

F=1逻辑表达式为：【例14】飞机有三个起落架A、B、C。当一个起落架放下时，它的传感器产生低电平；当起落架收回时，它的传感器产生高电平。在飞机着陆时，要求三个起落架都是放下的。如果三个起落架严格同时放下，则绿灯亮；如果有任何一个未放下，则红色指示灯亮，驾驶员不能降落。试写出红灯亮和绿灯亮的逻辑表达式。解：红灯亮表达式（只要有一个起落架未放下，则红灯亮）

绿灯亮表达式3.2.3利用任意项的逻辑设计

任意项：在某些实际问题中，输入变量的某些取值根本不会出现，或即使出现了也不予关心。这样的取值称为任意项，也称为无关项。利用无关项可简化逻辑设计。【例15】用与非门设计一个判别电路，以判断8421码所表示的十进制数之值是否大于等于5。解：（1）真值表（设8421码为ABCD，输出函数为F）ABCDF000000001000100001100100001011011010111110001100111010X1011X1100X1101X1110X1111X（2）表达式：（3）卡诺图：

（4）与非门实现：

（5）电路（略）

【例16】设计一个比对电路，判断幼儿园入园小朋友的年龄是否大于3岁。（注：幼儿园儿童年龄在2~6岁之间。）ABC儿童年龄F000不使用无关项001不使用无关项0102岁00113岁01004岁11015岁11106岁1111不使用无关项解：（1）真值表（2）由卡诺图得最简表达式F=A；（3）画出逻辑电路图：（略）【例13】如图3.6所示，太阳能热水器户外水箱中有低、中、高3个水位感应装置，3根信号线分别将它们与编码器连接，对用户输入进行编码后，将水位信号输出至户内的控制器。用户在控制器上可输入预设水位值，当实际水位低于用户预设水位时，控制器电路能控制进水阀门自动给水箱加水直至水位与用户预设水位相同，其中编码器输出的实际水位设为A1、A0，A1、A0的编码与水箱水位的对应关系如表3.9所示：请设计实现其中的控制器电路。表3.9水箱实际水位编码表A1A0水箱实际水位00缺水01低10中11高解：（1）预设水位编码表B1B0预设水位00低01中10高11不用（2）真值表设输出为F，F=1表示打开阀门，水箱进水，F=0表示关闭阀门，水箱不进水；实际水位预设水位输出A1A0B1B0F0000101000100001100000011010111001011010001010110110101111000011无关项0111无关项1011无关项1111无关项（3）根据真值表可得：（4）卡诺图化简（5)画出逻辑电路图（略）§3-3组合逻辑电路的等价变换3.3.1

摩根定理的应用与非门、非或门等价性验证；非与门、或非门等价性验证3.3.2

与非门、或非门作为通用元件一个逻辑函数可以用与非门实现，也可以用或非门实现，也可以用与或非门实现。与非门作为通用元件。或非门作为通用元件。与非门/非或门进行等价变换

图示，左边的逻辑门电路实现与或运算，中间输出与输入带两个小圆圈符号，它表示“非”运算，连续两个非，可以将非符号（小圆圈）取消，因此等价于右边的逻辑电路。显然右边逻辑电路的传输速度快２倍。3.3.3与非门实现逻辑函数方法：对F两次求反。【例12】采用与非门实现函数

【解】①对F两次求反，可得：

逻辑图：3.3.4逻辑函数的或非门实现步骤：先求逻辑函数的对偶式，然后将对偶式进行两次取反，最后将取反后的结果再次求对偶式得到结果。【例11】用或非门实现逻辑函数解:(1)求函数的对偶式：

(2)对偶式二次求反：(3)将取反后的对偶式再次求对偶式：（4）电路图3.3.5逻辑函数的与或非门实现方法：两次取反。【例12】用与或非门实现逻辑函数解：（1）对函数二次求反：（2）电路图§3-4数据选择器与分配器3.4.1数据选择器

数据选择器:根据地址码的要求，从多路输入信号中选择其中一路输出的电路。又称为多路选择器(Multiplexer，简称MUX)或多路开关。

4选1数据选择器功能示意图如下图所示。(1)双4选1数据选择器:74LS153选择输入数据输入控制输出A1A0D3D2D1D0Y××××××1000×××D00D001××D1×0D110×D2××0D211D3×××0D374LS153输出函数表达式：[例1]用四路选择器74LS153实现下列逻辑函数。

F（X，Y，Z）=Σ（1，2，3，4，5，6）解：对照比较器表达式，得到：

[例2]用四路选择器74LS253构成分时多路转换电路。解：74LS253也是一种双四选一多路选择器，其逻辑功能与74LS153完全相同。不同之处在于它是三态输出，可组成系统的数据总线接口，并驱动这种数据总线。题目要求：将并行输入的数据X0，X1，X2，X3转换成按时间前后排列的串行信号输出。方法：将并行输入信号X0~X4连接到D0~D3上，并使A1、A0周期性地加载：00—>01—>10—>11四个控制信号，则输出端Y将输出X0~X3。（2）8选1数据选择器：74LS15174LS151功能逻辑图及其真值表如下图所示CT74LS151输出函数表达式：[例3]用数据选择器实现函数

[解](1)选择数据选择器

Y为三变量函数，故选用8选1数据选择器，现选用74LS151。(2)写出逻辑函数的最小项表达式(3)写出数据选择器的输出表达式(4)比较Y和Y′两式中对应的最小项，令

为使Y=Y′，应令(5)画连线图2.4.2数据分配器数据分配器:根据地址码的要求，将一路数据分配到指定输出通道上去的电路。（单输入、多输出构件。从哪一路输出，由地址输入确定。）又称为多路分配器（Demultiplexer，简称DMUX）。其工作示意图如下图所示。（1）双1：4线数据分配器：74LS15574LS155是双1：4线数据分配器，结构见图所示。外部标明了两个独立数据分配器的数据输入、输出线和控制信号线。当地址输入A1A0=00，且使能控制ST有效时，数据输入发送到f0输出端；当地址输入A1A0=01，且使能控制ST有效时，数据输入发送到f1输出端；依次类推。74LS155数据分配器功能表为：输入输出输入输出1ST1A11A01f01f11f21f3/(2ST)2A12A02f02f12f22f301111X0011X010111D111111D111111D111111D10000X0011X010112D111112D111112D111112D74LS155的功能扩展：将ST和连在一起作为地址输入A2，两个数据输入端连在一起，作为数据输入，则芯74LS155可以组成一个1：8线数据分配器。【例4】利用DMUX和MUX设计一个实现8路数据传输的逻辑电路。【解】：使用一个8选1的MUX，再用一个1：8线的DMUX，并将它们的地址输入端A2A1A0连在一起，使A2A1A0上的控制信号依次由000--001--010--011--100--101--110--111定时变化，则可以分时实现8路数据传输。课题：译码器课时安排：2重点：译码原理、集成译码器及应用难点：集成器件的级联教学目标：使同学熟悉集成译码器，掌握它们的级联方法，应用集成译码器实现组合逻辑函数；理解显示译码器原理及应用教学过程：一、二进制译码器74LS138

二、二—十进制译码器74LS42

三、显示译码器74LS48

四、译码器的应用

1、译码器级联

2、用译码器实现组合逻辑函数译码是编码的逆过程，即将某二进制翻译成电路的某种状态。一、二进制译码器二进制译码器的作用：将n种输入的组合译成2n种电路状态。也叫n---2n线译码器。译码器的输入——一组二进制代码译码器的输出——一组高低电平信号&&&&A1A01、2-4线译码器74LS139的内部线路输入控制端输出&&&&A1A0时译码器工作74LS139的功能表“–”表示低电平有效。2-4线译码器框图74LS139管脚图一片74LS139中含两个2-4译码器74LS1382、3线－8线译码器

74LS138内部线路……其中74LS138的真值表时：当74LS138的逻辑框图当时：译码器处于工作状态例1.

用译码器构成函数发生器°°°°°°°°°°°Y0Y7Y6Y2Y1A0A1A2S1S3S274LS138Y3Y4Y5CBA100Y&译码器应用举例例2.使用3线—8线译码器实现逻辑函数：解：由卡诺图得逻辑函数的最小项形式为对比函数与3线—8线译码器输出的逻辑表达式电路逻辑图例3.用74138构成下列函数发生器

F1=m(1，2，3，5)

F2=m(3，6，7)解:°°°°°°°°°°Y0Y7Y6Y2Y1A0A1A2S1S3S274LS138Y3Y4Y5CBA100°°•F1F2&&【例3】用2个3-8译码器组成4-16译码器。说明：用3-8译码器可组成4-16译码器或更大的译码器，这需要把使能输入作为数据输入。°°°°°°°°°°Y0Y7Y6Y2Y1A0A1A2S1S3S274LS138Y3Y4Y5100计数器例5：设计一个广告流水灯电路。共有8个灯，要求一亮七暗，且亮灯始终循环右移。74LS42：共有16个引脚。2.二—十进制译码器10个输出:4个输入：A3~A0；电源VCC；接地GND；输入输出A3A2A1A0/y8/y7/y6/y5/y4/y3/y2/y1/y000001111111110000111111111010010111111101100111111110111010011111011110101111101111101101110111111011111011111111000101111111110010111111111表3.16二—十进制译码器74LS42真值表YA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3a数码显示器bcdefgbcdefgabcdefga2.七段数字译码显示系统将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。

(一)

数码显示译码器的结构和功能示意0101a数码显示器bcdefgYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3bcdefgabcdefga输入BCD码输出驱动七段数码管显示相应数字0001(二)数码显示器简介数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。1.七段半导体数码显示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP发光字段，由管脚a~g电平控制是否发光。小数点，需要时才点亮。显示的数字形式主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。

主要缺点：工作电流大，每字段工作电流约10mA。共阳接法

共阴接法

半导体数码显示器内部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流电阻

a~g和DP为低电平时才能点亮相应发光段。

a~g和DP为高电平时才能点亮相应发光段。共阳接法数码显示器需要配用输出低电平有效的译码器。

共阴接法数码显示器需要配用输出高电平有效的译码器。RR共阳极共阴极(三)用74LS48驱动数码显示器

BS201A是由七个发光二极管组成的七段荧光数码管（另有一个小数点显示），它采用共阴极电路。

74LS48是二-十进制BCD码译码器/驱动器。内部逻辑结构先进行译码，后进行驱动。当Ya--Yg中某一个或几个为高电平时，相应的发光二极管导通点亮，便显示出0--9个数字。

74LS48的输入还有三个控制信号：用来熄灭器件显示的0。

为熄灭信号。=0时，Ya-Yg为0，不显示数字。为试灯信号。=1，=0时，七段都点亮。为灭"0"信号，表3.17共阴极七段发光数码管及74LS48真值表74LS48的输入七段发光数码管的输入（74LS48的输出）数码管输出D3D2D1D0abcdefg数字显示0000111111000001011000010010110110120011111100130100011001140101101101150110001111160111111000071000111111181001111001193.5.2编码器(Encoder)编码器的功能和译码器(Decoder)的功能恰恰相反。编码：对所处理的信息或数据赋于二进制代码。译码器由N个输入产生2N个输出。编码器由2N个输入，产生N个输出。(1)普通编码器

(a)结构框图

（b）逻辑电路图9个输入端：I9--I1中每个输入端接收一个代表十进制数符的信号，任意时刻所有输入线中只允许一个输入线上有信号。4个输出端：D3,D2,D1,D0组成一组二进制码。逻辑表达式如下：D3=I8+I9D2=I4+I5+I6+I7D1=I2+I3+I6+I7D0=I1+I3+I5+I5+I9【例3】I9=1时，D3D2D1D0=1001=(9)10I6=1时，D3D2D1D0=0110=(6)10

缺点：在任何时刻，所有输入线中只充许一个输入线上有信号，否则编码器将发生混乱。解决方法：采用优先编码器。设计时预先对所有输入按优先顺序进行排队，当多个输入同时有效时，只对其中优先级别最高的输入信号编码，而对级别较低的输入信号不预理睬。（3）优先编码器（74LS148）不同于普通编码器，它允许多个输入线上同时有信号。如何解决混乱？

答：按优先顺序进行排队，仅对优先级别最高的输入信号编码。

74LS148是8：3线优先编码器。74LS148真值表逻辑表达式§3-6数据比较器和加法器3.6.1数据比较器（一）基础知识二进制比较器(BinaryComparator)是提供关于两个二进制操作数之间关系信息的逻辑电路。两个数的比较有三种情况：A等于B，A大于B，A小于B。考虑A和B都是一位二进制数，构成比较器的真值表如下：一位比较器真值表ABA=BA>BA<B00100010011001011100输出表达式如下:逻辑图:如果操作数是两位,则真值表如右:(A=A1A0,B=B1B0)A1A0B1B0A=BA>BA<B0000100000100100100010011001010001001011000110001011100110000101001010101010010110011100010110101011100101111100卡诺图如下(两位二进制数比较器):(AEQB)

(A>B)

(A<B)

化简后的表达式为:电路(略)结论：在两位二进制数比较的基础上，要增大比较器的规模，继续构造真值表是比较笨的方法.需要寻找一种新的方法。（二）迭代比较器（又称级联比较器）主输入(Ai,Bi):本级要比较的两位.辅输入(Si1,Si2):前级比较的结果.输出(So1,So2):本级比较的结果.

若规定:So2So1功能00Ai=Bi01Ai>Bi11Ai<Bi则可构造出(一级的)真值表

AiBiSi2Si1So2So10000000001010010╳╳0011110100110101110110╳╳0111111000011001011010╳╳1011011100001101011110╳╳111111电路图如下：译码电路的设计

译码电路真值表So2So1A=BA>BA<B001000101010╳╳╳11001三个边界输出变量的表达式如下：

逻辑图如下：

（2）常用的四位集成比较器TTL型集成电路CMOS型集成电路将两个四位二进制数A3A2A1A0与B3B2B1B0进行比较，比较结果通过FA>BFA<BFA=B端输出。若要扩展比较器的位数时就要用到级连输入端A>B，A<B，A=B。（3）四位比较器的工作原理1）由高位往低位逐级比较；2）Ai>Bi（Li）输出端FA>B=1，其它输出端都输出0；

Ai<Bi（Mi）输出端FA<B=1，其它输出端都输出0；3）当比到A3=B3，A2=B2，A1=B1，A0=B0时，再比级连输入端输入的数据，这时输出就等于级连输入的结果。Ai=Bi（Gi）则比较下一位，直到全等时，输出端FA=B=1，其它输出端都输出0；4）若在比较的过程中，出现Ai≠Bi，则级连输入端的信息无效。（4）四位比较器的真值表四位比较输入级连比较输入比较后的输出A3比B3A2比B2A1比B1A0比B0lmgLMGA>BA<BA=BFA>BFA<BFA=BA3>B3L3100A3<B3M3010A3=B3G3A2>B2L2100A3=B3G3A2<B2M2010A3=B3G3A2=B2G2A1>B1L1100A3=B3G3A2=B2G2A1<B1M1010A3=B3G3A2=B2G2A1=B1G1A0>B0L0100A3=B3G3A2=B2G2A1=B1G1A0<B0M0010A3=B3G3A2=B2G2A1=B1G1A0=B0G0100100A3=B3G3A2=B2G2A1=B1G1A0=B0G0010010A3=B3G3A2=B2G2A1=B1G1A0=B0G0001001（5）逻辑表达式【例】用两片74LS85构成八位二进制数据比较器1）将八位二进制数分为高四位A7~A4、B7~B4和低四位A3~A0、B3~B0，分别各用一片芯片进行比较处理。2）再将低四位的级连比较输入端设为：

A>B端为0，A=B端为1，A<B端为0。(低四位全部相等时，不会有错误的输出)3）最后将低四位的比较结果分别对应地输出到高四位的级连输入端：即：A>B端接FA>B端，A=B端接FA=B端，A<B

端接FA<B端。【解】两片74LS85构成八位二进制数据比较器连线图§3-6-2

加法器（1）加法器完成两个一位二进制数加法(不考虑低位的进位)的电路称为半加器。所以输入端有两个(加数Bi和被加数Ai)，输出端也有两个(本位和Si和向高位的进位Ci)加法器是计算机的重要部件之一，它是完成算术加法运算的逻辑单元电路。（2）半加器半加器的真值表、逻辑表达式和电路如下：AiBiCiSi0001101100010110完成两个一位二进制数加法，并且考虑低位来的进位的电路称为全加器。所以输入端有三个(加数Bi和被加数Ai还有低位来的进位Ci-1)，输出端仍有两个(本位和Si和向高位的进位Ci)1）全加器真值表（3）全加器AiBiCi-1CiSi00000001010100101110100011011011010111112）全加器逻辑表达式3）全加器逻辑电路AiBiCi-1CiSi0000000101010010111010001101101101011111（4）用半加器实现全加器真值表函数达式表实现的逻辑图对于n位的操作数要用n个全加器。（5）（四位）串行加法器直接将四个全加器串接起来就可以组成四位串行进位加法器。串行加法器的优点是：电路简单、连线方便。缺点是：高位的运算必须要等到低位运算完毕后，有一个进位送上来才能作高位的运算。因此运算速度非常慢。如果每通过一个全加器产生二级门的延迟，那么总延时是8级。计算机的运算必须在一个节拍内完成，那么一个节拍的时间必须大于最长的传输延迟时间。

运算规则是先作低位的加法然后依次向高位进行直至加法完成。利用超前进位电路，在输入了所有的加数和被加数后，直接产生进位信息并送入各全加器中。由全加器第i位的进位公式得知：所以：······（6）（四位）并行加法器：74LS283

设:则：的表达式说明，最低位的进位符号进位，加快了加法器的运算速度。

可以直接传送到最高位上，这称为超前

74LS283四位超前进位加法器逻辑图常用的集成四位并行进位加法器（TTL型）用两片7483芯片构成一个八位二进制数加法器(A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0)。低四位的进位输出与高四位的进位输入相连接；低四位的进位输入的接“0”。(最低位没有更低的位进位)【例】【解】§3-7

奇偶校验器利用奇(偶)校验方法进行检错的组合逻辑电路称为奇偶校验器。（1）奇偶校验器：

（2）74LS280发送端监督位信号

(I8=1)的取值使9位码组中1的个数成奇数，即：当8位信息码中1的个数成偶数时，

=1；

=0；当8位信息码中1的个数成奇数时，发送端280芯片：奇监督位Fod信号，（3）具有奇校验器的数据传输系统

接收端280芯片：对9位码组进行奇校验产生Fev信号，表明码组中1的个数为奇数，传输正确。表明码组中1的个数不为奇数，传输错误。如果=1，如果=0，（4）74LS280接受端监督位信号

奇偶校验方法只能检测1位错，不能检测两位同时错，但由于方法简单，硬件很少，因此仍然得到广泛应用。3.8组合电路中的竞争冒险