CH141UP1实验板介绍与元件烧录课件

UP1實驗板介紹與元件燒錄第十四章SIM896aVHDL數位電路設計實務教本第三版1UP1/UP1X實驗板簡介

2UP1/UP1X實驗板簡介

3EPF10K20RC240-4元件

及周邊連線元件

FLEX_DIGIT：兩個共陽極接法的七段顯示器，當連接至七段顯示器上LED之訊號為LOGIC0（低準位）時，七段顯示器上的LED會被驅動而發亮，反之LED會熄滅。5EPF10K20RC240-4元件

及周邊連線元件FLEX_PB1和FLEX_PB2：壓按開關，提供Active_Low訊號，未按下時為LOGIC1（高準位），按下後送出LOGIC0（低準位）訊號。

6EPF10K20RC240-4元件

及周邊連線元件FLEX_SWITCH：一組8個DIP的指撥開關，當開關被撥下時代表LOGIC0（低準位），反之為LOGIC1（高準位）。

7EPF10K20RC240-4元件

及周邊連線元件SignalPinNumberRed1Green2Blue3Ground11HorizontalSync.13VerticalSync.14●VGA介面：VGA介面提供使用者利用FLEX10K來控制外界的視訊螢幕，FLEX10K透過五個訊號來傳遞有關螢幕上色彩以及行、列位置的資訊。五個控制VGA的訊號分別為Red（紅）、Green（綠）、Blue（籃）和垂直、水平同步訊號，正確操作這幾個訊號即可讓我們設計的圖像成功的顯示在實驗板的外接VGA螢幕畫面上。

●CLOCK：振盪頻率為25.175MHz的時脈連接至FLEX10K元件的第91PIN腳位。

9EPF10K20RC240-4元件

及周邊連線元件10EPF7128SLC84-7元件

的I/O腳位及周邊元件

●P1、P2、P3和P4：11●MAX_SW1和MAX_SW2：兩組8個DIP的指撥開關，當開關撥下時代表LOGIC0（低準位），反之則為LOGIC1（高準位）。使用者在使用時同樣必須利用跳線的方式將EPF7128SLC84-7元件的接點（P1、P2、P3、P4四組母接頭）連接到開關的母接頭上。

EPF7128SLC84-7元件

的I/O腳位及周邊元件

13EPF7128SLC84-7元件

的I/O腳位及周邊元件●D1、D2、..、D16：

●MAX_DIGIT：兩個共陽極接法的七段顯示器

14元件燒錄

AlteraFLEXEPF10K20RC240-4元件的燒錄

連接JTAGPORT至電腦印表機並列埠，並接上9V的直流電源

將UP1實驗板之Jumper設定調整至正確位置15AlteraFLEXEPF10K20RC240-4元件的燒錄

Example:壓按開關的測試(續)libraryieee;useieee.std_logic_1164.all;

entityandgateisport(FLEX_PB1,FLEX_PB2:instd_logic;Digit1dp:outstd_logic);endandgate;

architectureaofandgateis

beginDigit1dp<=FLEX_PB1andFLEX_PB2;enda;

輸入FLEXEPF10K20RC240-4腳位輸出FLEXEPF10K20RC240-4腳位FLEX_PB128Digit1dp14FLEX_PB229

17EPF7128SLC84-7元件燒錄

Example:除頻電路設計Example:將25.1750MHz進行除頻以得到輸出值為1Hz的振盪頻率

將UP1實驗板之Jumper設定調整至正確位置libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;

entityslowCLKis

generic(divisor:integer:=25175000);--設定除數為25175000

port(clockIN:instd_logic;clockOUT:outstd_logic);endslowCLK;

architecturearchofslowCLKis

signalPULSE:std_logic;begin

process(clockIN)

variablecounter,divisor2:integerrange0todivisor;

begindivisor2:=divisor/2;-----------upcounter-----------------

if(clockIN'eventandclockIN='1')then

ifcounter=divisorthencounter:=1;

elsecounter:=counter+1;

endif;

endif;-----clk_outregisterclkgenerator-----

if(clockIN'eventandclockIN='1')then

if((counter=divisor2)or(counter=divisor))thenPULSE<=notPULSE;

endif;

endif;clockOUT<=PULSE;

endprocess;endarch;

18EPF7128SLC84-7元件燒錄

Example:除頻電路設計(續)EPM7128SLC84-7接腳配置輸入EPM7128SLC84-7腳位輸出EPM7128SLC84-7腳位c