改善功放工作效率的数字化方法及其仿真平台的建设

改善功放工作效率的数字化方法及其仿真平台的建设（申请清华大学工程硕士学位

）培养单位：清华大学电子系

大唐移动通信设备有限公司研发部申请人：熊军指导老师：冯正和段滔1开题报告内容综述第一章：选题的目的和意义第二章：仿真平台的建设第三章：数字削峰的设计第四章：数字预失真的设计第五章：总结与展望2

第一章选题的目的和意义

1.1问题的提出频带增加，高效调制的应用与功放非线性的矛盾1.2改善功放线性度的方法峰值因子削除(CrestFactorReduction)数字预失真(DigitalPredistortion)31.1选题的目的和意义－问题的提出随着人们对各种移动通信高速业务数据的不断追求.为此人们提出了在基站使用N个频点来提高系统的带宽,增加系统的容量.使用N个频点所能提供的系统容量将是单频点的N倍.但是频带的增加导致峰均比的增长,同时信息产业部已经为TD-SCDMA划分了1880MHz～1920MHz、2010MHz~2025MHz、2300MHz～2400MHz三个频段。如此宽的频段，使得可容纳的载波数急剧增长，所以峰值功率和均值功率之比(PAPR;Peak-to-AveragePowerRatio)将不断增大。同时新的高效调制方式的引入(MQAM),统的峰值功率与均值功率之比将会更进一步的加大.功放的线性度受限和信号质量存在以下矛盾,这是由于如果想要继续保证信号的质量,设备商不得不买价格非常昂贵的高线性度功放,同时还要投入大量资金解决散热问题,同时还会出现芯片和相关器件容易老化受损等一系列问题41.2选题的目的和意义－改进的方法..5第二章仿真平台的建设2.1物理层仿真链路的建设物理层的发射－调制扩频，物理层的接收－解调和联合检测数字调制的三个步骤2.2数字中频链路的建设NCO的设计数字中频中的内插抽取和滤波设计思想组合滤波器的设计（CIC+PFIR）62.1仿真平台建设－物理层软件总体框图72.1仿真平台建设－－物理层到中频数据的生成82.1仿真平台建设的界面设置（1）编写完物理层底层软件后，对仿真平台界面进行编写：MATLAB编写界面,用户根据需要选择时隙,每一个时隙的发射功率,导频码以及调制方式等。这些设置都是依据3GPP来完成的。除了支持界面配置，还支持文本配置92.1仿真平台建设的界面设置（2）－码道信息的配置这些设置中以码道的设置最为复杂，如右图所示意：采用的是OVSF码

102.1链路仿真平台建设－数字调制的三个步骤对于CDMA系统来说无论采取何种调制,信号经过扩频以后均可分解为I、Q分量，利用I、Q分量可完成PSK、QAM等线性调制.11

2.2数字中频链路的建设1.NCO的设计2.数字中频中的内插抽取和滤波设计思想3.物理层到数字中频的处理流程122.2数字中频链路的建设－NCO无论是复数调制还是正交调制都需要一个本振信号，NCO的目标就是产生一个频率可变的正弦波样本。式中为NCO产生的正弦波的振荡频率，为输入信号的采样频率也可以认为式采样信号的速率。由于NCO实时计算方法实现起来实时性差，为此可以采用查表法，NCO在工作时，每输入一个采样样本，NCO就增加一个相位增量，然后按照相位累加角度作为地址，检查该地址上的数值并输出。本次仿真用到了NCO，载波叠加和载波分离的仿真中使用.数字控制振荡器在DDC和DUC中相对来说是比较复杂的，也是决定DDC和DUC性能的最主要因素之一。如果是复数上变频率,对于多载波的信号上变频NCO的输入数据为:其中k为载波的序号，n为输入信号的序列。132.2数字中频链路的建设－内插，抽取和滤波内插是对已知的抽样序列两个相邻抽样点之间等间距的插入（I-1）个0值点，得到序列，然后进行低通滤波，即可得到抽样滤波序列。与的频谱相同。但会出现周期延拓，因此内插引入了一个问题：产生了频谱镜像。由于镜像的频谱是没有作用的，需要虑除，所以在内插后增加了一个低通滤波器。142.2数字中频链路的建设－组合滤波器的设计组合滤波器从实现角度来说耗费资源小,实现简单,但是设计难度大.一般是CIC，PFIR组合成用户所需要的滤波器.需要反复的试验修正,最后才可以作出真正满足性能要求的滤波器.右图就是利用CIC和PFIR组合的RRC滤波,滚降系数R=0.22.DUC/DDC的处理就使用了组合滤波器15

第三章数字削峰的设计和开发

1.本次削峰器的设计思想削峰总体模块一级削峰器设计多级削峰器设计削峰序列的生成2.测试结果分析EVM的测试比较ACPR测试结果比较总功率的提高测试和功放效率改善的测试3.可实用性分析削峰器处理的运算量163.1本次削峰器的设计－削峰模块综述

（1）对于TD-SCDMA来说,如果多个载波叠加,实际上是相对的时隙数据叠加.导致在中频进行载波叠加之后峰均比增大.对于TD系统,是按照时隙进行数据的发送,所以是相同时隙的数据进行叠加

173.1本次削峰器的设计－削峰模块综述（2）

削峰的处理大致可以分为三个步骤：第一步：对中频数据的内插滤波；第二步：多级削峰器对峰值数据的削除；第三步：对削峰后的数据滤波抽取.不同级别削峰器设置的检测域值与目标峰值是不同的,呈现逐级递减,这是因为高峰值的数据在最先被检测和削除,这是为保证大峰值数据首先被检测和削除,因为越大的峰值数据不被削除,在PA(PowerAmplifir)将造成越大的非线性失真.所以设置的第一级PDE检测域值较大，然后逐级递减。183.1本次削峰器的设计－一级削峰器设计

一级削峰器包括的模块有:缓存器;峰值检测器；判别器；峰值序列生成器；峰值对削器。处理流程:峰值信号的查找峰值信号的对削削峰序列的生成193.1本次削峰器的设计-峰值信号的查找采用数字内插法进行数据削峰时,对输入的数据需要进行缓存,存储器的容量本文设计为L*M+K.存储器分为两块,第一块存储器的容量为L*M/2+K,第二块存储器的容量为L*M/2.利用窗函数的方法查找到峰值功率点后，峰值信号点放到存储器的中间位置，如右图所示意存储器在缓存器中的L*M个数据，峰值功率分布在缓存器的中心位置

如果输入信号功率超过门限功率,则标记开始峰值功率点的查找,从这时开始存储输入信号的功率,为了节省存储器的容量,只记录最近M个输入信号的功率.如果当前输入信号的功率小于前面第K个信号的输入功率则认为存储器第一个位置和第K个位置输入信号的功率中有峰值功率,在K(K<10)个信号种查找峰值功率对于FPGA来说易于实现.203.1本次削峰器的设计-削峰序列的生成(1)从概率的角度来描述PAPR.通常用CCDF(Complementarycumulativedistributionfunction)表达PAPR的分布.设置：一般情况下信号功率(峰值加峰均比)大于1DB压缩点就需要削峰:如果用户要求更高的线性度,为此需要设置削峰以后的最高功率:信号注释：如果X=0dB，那么最大输入功率就等于1dB压缩点的输入功率，并且X越大就表明系统要求的ACPR越高213.1本次削峰器的设计-削峰序列的生成(2)公式推导:从而分别得到I路和Q路的削峰序列峰值因子的取值从而得到每一路的幅度调节因子最后得到每一路的削峰序列:其中:称之为核心削峰向量,是FIR滤波器的系数,此FIR频域与原始信号的频谱匹配223.1本次削峰器的设计-削峰序列的生成（3）图:233.1本次削峰器的设计-多级削峰器的设计－测试三个载波的TD-SCDMA信号实测结果243.1改进的削峰算法－滑动窗削峰法改进的算法253.2测试结果分析－硬件测试平台PC机生成削峰数据多载波的削峰数据以1.6MHz为间隔把生成的基频削峰数据灌入到信号源中（调制的中心频点为96MHz），从信号源中出来通过射频通道（功放，射频链路集成在一块TRB板上）后，平均功率达到30dBm。其中有1921.4MHZ的本振信号，则混频输出2017.4MHz射频信号，功率为30dBm，此处就是天线连接处,输出的信号输入到频谱仪后分析信号后的EVM,PCDE,ACLR,等指标的测试263.2测试结果分析-削峰所带来的好处(直流功耗的减少)ACPR固定削除3DB的峰值功率,数字削峰使得总功率从31.6dBm上升到33.2dBm，仅多消耗的直流只有100mA左右,功放效率提高了1.7%,如果输入的信号功率是10W.那么采用数字削峰以后总的消耗功率从195W下降到146W,这样就节省功耗49W:10W的有用信号,如果使用削峰算法节省直流功耗49W.如果削除4DB的峰值功率,将减少更多的直流功耗.在数字部分进行削峰比功放本生对信号的硬切的优势是：1.I路和Q路等比例的削除；2.带内恶化的实际CHIP很少,往往削除一个峰值只恶化一个CHIP;3.对带外没有恶化.273.2测试结果分析-削峰所带来的好处(发射机和接收机)1)削峰给发射机带来的好处:TD-SCDMA的一根天线的发射功率是30DBM,如果按照33DBM的功率发射,发射端ACPR和EVM均改善:进行削峰的信号(削除4DB的峰值功率)EVM是9.5%,ACPR是45dB.不进行削峰的信号EVM是14.6%,ACPR是38dB(33dB的均值功率对于现有系统功率太高，峰值已经进入功放线性区).1)削峰给接收机带来的好处:接收端SNR改善:使用纯软件测试,削除4DB的峰值功率,在接收段,同样的SNR情况下,BER恶化1DB.BER的恶化的补偿是通过发射端可以提高信号的发射功率.例如信号的ACPR都保持在45DBM,使用削峰信号总功率提高3DB,接收端信躁比就提高了3DB.所以接收端SNR总的来说时改善了2DB.(条件:在PAR较大时)283.2测试结果分析-削峰所带来的好处(相对其他各类算法)现有技术的降低PARP的方法很多,大概分为三类:1)削波法.本文的内插法也属于这种.另一类的削波法-判决重建的削波算法decision-aidedreconstruction(DAR)需要在接收端进行复杂的判断和和大量的FFT运算,并且存在误判等一系列问题.2)相位变换法:例如SelectedMapping和PartialTransmitSequences,此两种方法的缺点是需要经过多次重复的运算还需要传输边带信息.在接收端也需要进行相应的处理,3)序列选择法:需要并行处理P种扩频方法,现有芯片很难实现,同时还要考虑传送边带信息,如果边带信息传输错误,那么后果是严重的.同时接收端还要有额外的处理.采用本文的数字内插法虽然对信号有损伤,但是EVM仍满足3GPP的要求(12%),削峰效果明显,仅仅在发射端处理,无须更改协议,接收端也无需做任何修改.芯片公司均采用无需改动接收端处理的方法.例如TI的GC1115,ADI的AD6633等处理,无需接收端做额外的处理.293.2测试结果分析－EVM测试比较(现有芯片的比较)1.在功放输出端测EVM(EVM是衡量发射机最重要的指标之一,是入网测试的强制指标,反映的是信道频带内的信号质量情况)2.与芯片AD6633和GC1115的EVM测试比较.(使用他们的评估芯片进行的测试比较)303.2测试结果分析－(现有算法的比较)1。固定ACPR，观察平均功率的提高情况2。图中的同向法为循环限幅滤波算法,算法如下:3.本文的方法总功率改善明显313.2测试结果分析－ACPR改善的测试比较1。固定总功率，不同的削峰数值输入功放，然后调整信号的发射功率，观察ACPR改善情况2。邻道ACPR优于0.5dB323.3可实用性分析使用数字内插法在中频削峰处理，使用窗函数查找峰值功率点，只是简单的移位运算和数值比较，易于软件实现。找到峰值后，削峰序列分别承上I路Q路的尺度因子，削峰序列长度为N，则每一峰值需要2N个乘法和2N个加法，同时计算尺度因子需2*3个乘法；（N=240）如果TD-SCDMA一个时隙的峰值个数是L(200),则每一路需要（N+3）×L=48000个乘法。一个时隙的处理时间是0.675ms.TD-SCDMA的中频采样时钟是76.8MHZ，因此一时隙包含的时钟周期为864*60=51840个时钟周期;并且使用滑动窗计算削峰序列，FPGA的逻辑资源分布使用，使得某一时钟周期内需要的逻辑资源减少。对于XILINX的V4系列一块FPGA芯片时钟最高可达到550MHZ,每一个时钟，并且每一个时钟周期可以达到512个DSPSLICE(乘法资源)，所以一块FPGA芯片可以完成多天线的数字削峰，针对现有技术TI-GC1115，只能是一根天线一块芯片而言，节省了成本和简化了硬件的布线复杂度以及散热问题。33第四章：数字预失真（DPD）的设计

（DigitalPredistortion）4.1数字预失真的提出和基本结构4.2本次数字预失真自适应算法和LUT设计4.3数字预失真的测试结果分析4.4数字预失真的进一步研究344.1数字预失真的提出当前的TD-SCDMA系统，六载波正渐渐取代三载波配置成为主流。系统对PA的线性度，效率要求也水涨船高。在达到线性输出的同时，整机效率则要求达到12%。这无疑对射频通道，尤其是PA的线性化设计提出了更高的要求。最简单的PA线性化方法之一就是降低波峰因数（CFR）。降低波峰因数压缩了信号"峰值"并提高线性操作所需的平均功率。它也向信号添加"噪声"，这样所有可用的波峰因数降低约为3dB左右，并仍可满足BER（位误差率）的EVM（误差向量值）规范。不过并没有飞跃式的突破，工程师不得已采用除数字削峰,还需要其它线性化技术来平衡这PA线性化和BER两个指标的矛盾。PA线性化技术更大的突破是可使信号预失真。预失真是PA线性化的"法宝"，有望使PA效率达到20%,整机效率则要求超过12%354.1数字预失真的基本结构WienerModel和Hammersteinmodel实质上描述的都是指带有记忆的非线性(多项式)模型.WienerModel和Hammersteinmodel是使用参数较少,带有记忆的非线性多项式提供了一种通用性和参数评估复杂度的折中.这种模型现在使用很广泛.下面我们给出功放模型和预失真器模型的总体框图364.1数字预失真的目标输入功放信号的瞬时输出可以如右图所示意:

Ymem:记忆效应(可以削除)Ynoise:系统噪声,包括DAC的量化噪声,热噪声,本振的相位噪声Yins:的瞬时失真矢量(这代表AM-AM,AM-PM失真)(可以削除)目标:DPD削除Ymem和Yins374.1数字预失真的自适应算法简介当滤波器的输出为输入的线性函数时,该滤波器为线性滤波器,否则为非线性滤波器.如果参数随时间变换,又称之为时变滤波器.根据PA的特性,能够调整自己(预失真器)的参数,自适应调整自己参数的过程称之为”跟踪”或者’学习’过程.当输入过程的统计特性变化时,自适应滤波器调整自己参数以满足某种准则的要求。输入过程为平稳时的最小均方误差线性滤波器称为维纳滤波器.维纳滤波器满足正规方程,直接对矩阵求逆就可以(Winner-Hopf等式)

MMSE看似简单,但运算量大,尤其是阶数较多时.所以发展了一种不需要矩阵求逆解正规方程的方法，最陡下降法

LMS和RLS基本的细想是参照最陡下降法

但其中LMS算法算法需要根据数据的长期统计特性获得最佳滤波。并不太适合功放模型，所以我们重点介绍RLS算法。384.2本次数字预失真自适应算法－RLS算法（1）最小二乘法得到的是对一组已知数据的最佳滤波.符合DPD的特性本次测试使用的是递推最小二乘(RLS)算法.根据已知n个数据x(1),…x(i);…x(m),…x(n)利用m阶线性滤波器来估计需要的信号d(1),…d(i);…d(m)…d(n)(也是已知的信号),其中对d(i)的估计如下:

最佳值应该使得累计平方误差性能函数为最小:即

其中为遗忘因子,表明随着时间的推移,越靠前的误差越少考虑.本次设计遗忘因子等于0.99

394.2本次数字预失真自适应算法－RLS算法（2）递推最小二乘的参数:其中:所以只要给出初始数值,就可以求得这一套系数

由于预失真模型是Hammerstein模型，这个预失真的训练模型可以是：算法的关键就是要找到一组合适的滤波器系数：W，就可以对DIF数据进行预失真处理。由于RLS算法是一种功率域的操作,所以需要的算法量大,为此RLS算法的基础上提出了QRD-RLS(Orthogonal-triangulardecomposition-RLS)进行系数的求解.是一种幅度域的数据操作.运算量将进一步的减少(将要研究的算法).404.2数字预失真的自适应算法简介－QRD-RLS算法（1）QRD-RLS算法是对一组等式求误差信号最小，如下面公式所示意:由于Y一般都是非奇异的矩阵，所以能够化成正交(酉)矩阵Q()，与非奇异上三角矩阵R的乘积。目标就是要找到这414.2数字预失真的自适应算法简介－QRD-RLS算法（2）大的R矩阵对大R矩阵进行GIVENS旋转424.2数字预失真的自适应算法简介－QRD-RLS算法（3）总结如下由于QRD-RLS算法在LS算法中的位置434.2数字预失真的自适应算法简介－QRD-RLS算法的脉动实现-FPGA实现就结构（4）为了使得QR分解更加有效和有秩序,常常采用脉动结构实现算法的计算.算法的脉动阵实现是将算法映射为基本计算单元的流水线序列.这些单元以并行方式执行任务,使得在每一个时钟周期内所有的单元都处于活动状态.并且易于FPGA实现

444.2数字预失真的自适应算法简介－QRD-RLS算法的脉动实现-FPGA实现就结构（5）自适应算法在找到最佳滤波器次数后，自适应过程应该停止，由于系统数据的随机性，和滤波器系数长度和精度的限制，滤波器系数以一种随机的方式在其最佳数值左右不停的波动，结果自适应滤波器将在一定时间后达到稳态运行方式，其性能也将停止继续提高。为此本文明确进行一次周期性滤波的长度不需要很长，到达一定程度后系统处于稳态振荡阶段，这个阶段的持续时间更新的自适应滤波出来的系数全部保存，更新LUT在每一次周期性滤波开始后，进行自适应滤波处理，但是不保存滤波器参数，等到系统稳定以后，开始保存滤波器参数，这个时候计算出来的滤波器参数全部保存，在FPGA实现时，不再进行误差信号e的计算，一方面节省了系统运行开销，另外一方面在很短的时间内缓存很多的参数。在下文进行对DPD的测试时将采用此方法.454.2本次数字预失真LUT设计(1)本文LUT(LookUp-Table)设计采用三级预失真存储结构,第一级根据当前信号的功率,第二级根据当前信号的相位,第三级根据存储的信号能量,这样即考虑了功放对当前信号的压缩特性导致的幅度失真和相位失真,又考虑了先前信号能量导致功放的记忆性失真，同时三级预失真存储结构采用一级索引来实现，这样就大大简化了LUT的设计，和节省了用户存储和读取预失真参数的时间。INTERSIL公司采用两级模块来削除瞬时信号的失真和记忆效应导致的失真，两个模块比较独立，同时对应两个LUT,控制过于复杂美国专利：METHODANDAPPARATUSFORADAPTIVEDIGITALPREDISTORTIONUSINGNONLINEARANDFEEDBACKGAINPARAMETERS.PUB.NOUS

2005/0231279A1，首先进行AM/AM失真的削除，然后在进行AM/PM失真的削除，使用两个表分别存储AM/AM参数和AM/PM参数，独立处理失真参数。464.2本次数字预失真结构设计(2)本次预失真处理采用间接训练结构，对训练出来的预失真参数不需要求逆，而直接保存在LUT中，节省了求逆的处理时间，同时避免了求逆可能带来的误差。474.2本次数字预失真结构设计-LUT更新原则对于TD信号,多个子帧随机取一个时隙的数据进行预失真处理,LUT不是实时更新,是准实时,一方面有足够时间完成一次自适应滤波,另外可以有效的跟踪功放随温度和环境的变化.484.2本次数字预失真－数学模型的测试环境数学测试:模型PA采用WienerModel,预失真器采用Hammerstein模型.基带数据为三载波信号,中频速率为76.8Mps的QPSK信号。为此进行了三部分的测试比较：1）原始信号，2）经过DPD+PA的测试和3）只通过PA的测试，如右图494.2本次数字预失真－数学模型的测试结果分析QPSK信号,测试结果显示ACPR和EVM的改善结果.(蓝色是预失真后的结果)504.3数字预失真的测试－厂商提供功放模型的测试环境数学模型不够准确,为此使用ADS搭建真实的功放模型,右图就是搭建的测试环境，并且还使用了真实的TD信号。

功放模型使用了三级驱动，Sirenza公司的SGA7489作为第一级放大器，Hittite公司的HMC454作为第二级。Freescale公司的MW4IC2230作为末级功率放大器。最真实的功放模型。

514.3数字预失真的测试－ADS中的功放模型和原理524.3数字预失真的测试结果分析－ACPR测试结果使用ADS中功放模型的测试三阶/五阶…各阶交调基本上被削除534.3数字预失真的测试结果分析－EVM测试结果ACPR是对频带外邻道抑止的一种测试指标，更有意义的测试还要看DPD对频带内信号质量（EVM/BER）的改善情况。从下面的右图可以看出EVM改善非常明显.其中左图显示误差信号在迭代到一定程度上也达到了稳定。544.3数字预失真的测试结果比较上面的两次测试都采用QRD-RLS算法，不同点左图采用本文LUT设计和结构(AM-AM和AM-PM失真同时削除)右边采用的是美国专利PUB.NOUS2005/0231279A1中提出的LUT设计(AM-AM和AM-PM失真分别削除)。554.3 其他公司DPD的测试结果分析和静态对比PMC的DPD芯片已经在华为和中兴有过应用，具体用于Multi-carrierWCDMA,andCDMA2000,对线性的改善在15dB以上华为公司针对室内宏基站BTS3606的集成数字功放采用了先进的DPD技术（数字预失真），削波技术，等一系列新技术，功放效率可提高到26%左右，极大地降低了整机功耗,TI:目前在WCDMA2载波上用一些客户的功放做下来可以改善18~25dB。得到的试验结果是功放效率提高到21%。芯片型号是GC5322.但是上述的几家公司都还没有开发出成熟的针对TD的DPD算法和专用芯片.本文是针对TD多载波信号进行的算法开发和测试:ACPR改善20dB.564.4数字预失真的进一步的研究方向（FPGA实现相关）574.4数字预失真的进一步的研究方向（硬件验证）致思路是本地产生TD-SCDMA的中频信号，然后上传给WinIQzard,之后WinIQzard将文件传给winIQSIM,winIQSIM将文件通过intel形式直接传给SMU,然后SMU发送给功放，功放发送出来的信号再返回给FSP,利用WinIQzard采集FSP上的数据作为功放输出的数据返回给本地做自适应滤波处理，功率的调整可以调整SMU上的发送信号的功率58

第五章：总结与展望

1.工作总结2.进一步的研究3.展望595.2工作总结软件无线电技术的研究和物理层,数字中频,测试指标等软件的编写.数字削峰-内插法的编写与软硬件的验证..数字预失真算法的编写与软件验证(芯片公司功放模型的验证).工作量(包括