原理图输入设计方法

《EDA技术》第三章原理图输入设计方法3.1QuartusII原理图输入设计利用EDA工具进行原理图输入设计的优点：设计者不必具备许多诸如编程技术、硬件语言等新知识就能迅速入门，完成较大规模的电路系统设计。3.1Max+PlusII的原理图设计QuartusII原理图输入设计的优势：能进行任意层次的数字系统设计。对系统中的任一层次或任一元件的功能能进行精确仿真在同一编辑环境中可对使用不同输入设计方式完成的模块进行调用，解决了原理图与HDL语言混合输入设计问题能对设计方案进行随时的更改。通过编译和下载，能在PLD上对设计项目进行硬件测试

和验证。3.2一位全加器的设计向导半加器的真值表AB和S进位C0000011010101101为本项工程设计建立文件夹输入设计项目（原理图/VHDL代码）存盘（原理图或VHDL的取名,不要存C盘）将设计项目设置成工程文件Project选择目标器件启动编译建立仿真波形文件（.SCF，非.WDF）仿真测试和波形分析引脚锁定并重新编译（若是Auto,引脚不能手动设定）编程下载硬件测试EDA设计的一般步骤Max+plusII3.2一位全加器的设计向导3.2一位全加器设计向导3.2.1基本设计步骤步骤1：为本项工程设计建立文件夹注意：文件夹名不能用中文，且不可带空格。为设计全加器新建一个文件夹作工作库文件夹名取为My_prjct注意，不可用中文！步骤2：输入设计项目和存盘图4-1进入MAX+plusII，建立一个新的设计文件使用原理图输入方法设计，必须选择打开原理图编辑器新建一个设计文件图4-2元件输入对话框首先在这里用鼠标右键产生此窗，并选择“EnterSymbol”输入一个元件然后用鼠标双击这基本硬件库这是基本硬件库中的各种逻辑元件也可在这里输入元件名，如2输入与门AND2，输出引脚：OUTPUT图4-3将所需元件全部调入原理图编辑窗连接好的原理图输出引脚：OUTPUT输入引脚：INPUT将他们连接成半加器图4-4连接好原理图并存盘首先点击这里文件名取为：h_adder.gdf注意，要存在自己建立的文件夹中步骤3：将设计项目设置成工程文件(PROJECT)图4-5将当前设计文件设置成工程文件首先点击这里然后选择此项，将当前的原理图设计文件设置成工程最后注意此路径指向的改变注意，此路径指向当前的工程！步骤4：选择目标器件并编译图4-6选择最后实现本项设计的目标器件首先选择这里器件系列选择窗，选择ACEX1K系列根据实验板上的目标器件型号选择，如选EP1K30注意，首先消去这里的勾，以便使所有速度级别的器件都能显示出来图4-7对工程文件进行编译、综合和适配等操作选择编译器编译窗消去Quartus适配操作选择此项消去这里的勾完成编译！步骤5：时序仿真(1)建立波形文件。首先选择此项，为仿真测试新建一个文件选择波形编辑器文件(2)输入信号节点。图4-8从SNF文件中输入设计文件的信号节点从SNF文件中输入设计文件的信号节点点击“LIST”SNF文件中的信号节点图4-9列出并选择需要观察的信号节点用此键选择左窗中需要的信号进入右窗最后点击“OK”图4-9列出并选择需要观察的信号节点(3)设置波形参量。图4-10在Options菜单中消去网格对齐SnaptoGrid的选择(消去对勾)

消去这里的勾，以便方便设置输入电平(4)设定仿真时间。图4-11设定仿真时间选择ENDTIME调整仿真时间区域。选择60微秒比较合适(5)加上输入信号。图4-12为输入信号设定必要的测试电平或数据(6)波形文件存盘。图4-13保存仿真波形文件用此键改变仿真区域坐标到合适位置。点击‘1’，使拖黑的电平为高电平(7)运行仿真器。图4-14运行仿真器选择仿真器运行仿真器(8)观察分析半加器仿真波形。图4-15半加器h_adder.gdf的仿真波形(9)为了精确测量半加器输入与输出波形间的延时量，可打开时序分析器.图4-16打开延时时序分析窗选择时序分析器输入输出时间延迟(10)包装元件入库。

选择菜单“File”→“Open”，在“Open”对话框中选择原理图编辑文件选项“GraphicEditorFiles”，然后选择h_adder.gdf，重新打开半加器设计文件，然后选择如图4-5中“File”菜单的“CreateDefaultSymbol”项，将当前文件变成了一个包装好的单一元件(Symbol)，并被放置在工程路径指定的目录中以备后用。步骤6：引脚锁定可选择键8作为半加器的输入“a”选择实验电路结构图6选择键8作为半加器的输入“b”可选择发光管8作为半加器的进位输出“co”可选择发光管8作为半加器的和输出“so”选择实验板上插有的目标器件目标器件引脚名和引脚号对照表键8的引脚名键8的引脚名对应的引脚号

引脚对应情况实验板位置半加器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1、键8：

aPIO13272、键7b

PIO12263、发光管8coPIO23394、发光管7soPIO22383.2一位全加器的设计向导步骤6：引脚锁定选择引脚锁定选项引脚窗此处输入信号名此处输入引脚名按键“ADD”即可注意引脚属性错误引脚名将无正确属性！再编译一次，将引脚信息进去选择编程器，准备将设计好的半加器文件下载到目器件中去编程窗步骤7：编程下载(1)下载方式设定。图4-18设置编程下载方式

在编程窗打开的情况下选择下载方式设置选择此项下载方式步骤7：编程下载(1)下载方式设定。图4-18设置编程下载方式(2)下载。图4-19向EF1K30下载配置文件下载（配置）成功！若键8、7为高电平进位“co”为‘1’和“so”为‘0’选择电路模式为“6”模式选择键全加器的真值表AinBinCinSumCo00000001100101001101100101010111001111113.2一位全加器的设计向导结论一位全加器可由两个半加器和一个或门构成3.2一位全加器的设计向导3.2一位全加器的设计向导包装成元件3.2一位全加器的设计向导步骤8：设计顶层文件(1)仿照前面的“步骤2”，打开一个新的原理图编辑窗口图4-20在顶层编辑窗中调出已设计好的半加器元件(2)完成全加器原理图设计，并以文件名f_adder.gdf存在同一目录中。(3)将当前文件设置成Project，并选择目标器件为EP1K30TC144-3。(4)编译此顶层文件f_adder.gdf，然后建立波形仿真文件。图4-21在顶层编辑窗中设计好全加器(5)对应f_adder.gdf的波形仿真文件，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。(6)锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。图4-221位全加器的时序仿真波形3.2.2设计流程归纳图4-23MAX+plusII一般设计流程3.3二选一多路选择器设计SABY00000010010101111000101111001111选择器真值表：当S=0，Y输出与A相同；当S=1，与B相同。3.3二选一多路选择器设计3.3二选一多路选择器设计时序仿真的结果：3.42位十进制频率计的设计3.4.1有时钟使能的两位十进制计数器此线的作用6输入与门3.4.1有时钟使能的两位十进制计数器3.4.2测频时序控制电路测频三部曲：计数、锁存、清零允许计数锁存计数值对锁存器清零3.4.2测频时序控制电路3.4.3频率计顶层设计文件3.4.3频率计顶层设计文件F_IN=410NS,CLK=2US,CNT_EN=2*8=16US,则显示16000/410ns=39，显示正常F_IN取反时，示数会变化1。由2位扩展为4位频率计3.5参数可设置LPM兆功能块3.5.1基于LPM_COUNTER的数控分频器设计图4-42数控分频器电路原理图COUT直接作为输出当d[3..0]=10(即16进制数：A)时的工作波形。图4-43数控分频器工作波形3.5.1基于LPM_COUNTER的数控分频器设计分频比：加法计数时R=“1111”-D[3..0]+1减法计数时R=D[3..0]+1占空比不为50％，高电平的时间只持续一个时钟周期的时间。3.5.1基于LPM_COUNTER的数控分频器设计改进后的电路原理图改进后的输出当d[3..0]=10(即16进制数：A)时的工作波形。3.5.1基于LPM_COUNTER的数控分频器设计分频比：加法计数时R=2(“1111”-D[3..0]+1)减法计数时R=2(D[3..0]+1)占空比为50D触发器上面的非门不能反置图4-44数控分频器工作波形模式5输出没有加寄存器，COUT直接输出的情况如下：输入：clk接CLK0,CLK_EN接键8，ACLR接键7D[3..0]接键4，3，2，1输出：

q[3..0]接数码管8

cout接指示灯8比较输出加寄存器的情况，注意两者的分频比。3.5.2基于LPM_ROM的4位乘法器设计图4-44用LPM_ROM设计的4位乘法器原理图(1)用文本编辑器编辑mif文件注意事项：编辑不必按照顺序没有列出地址的ROM区默认数据为00每改动MIF文件须要重新编译设计文件图4-46LPM_ROM构成的乘法器仿真波形图4-45LPM_ROM参数设置窗口(2)用初始化存储器编辑窗口编辑mif文件图4-47在InitializeMemory窗口中编辑乘法表地址/数据打开仿真窗口simulator,选择initialize菜单中的initializememory选项；编辑完后，按exportfile,将文件以后缀mif存盘。选用模式4输入：clk接clk0ad[3..0],即乘数1，接PIO3-PIO0,由键1控制；ad[7..4],即乘数2，接PIO7-PIO4,由键2控制；输出：cnd[7..4]接数码管8，作为十位的结果cnd[3..0]接数码管7，作为个位的结果(其中输入的乘数与被乘数会在数码管1和2显示)分析下面电路的功能：上图时序仿真情况功能描述：对LOCK脉冲信号进行计数，OUTY作为计数输出；当计数满时，COUT输出一正脉冲。3.6波形输入设计方法图4-48待设计电路的预设输入输出波形图4-49打