第7章集成触发器16.3

7.3边沿触发器

7.2同步触发器

7.1基本RS触发器第7章集成触发器

FF

7.4触发器逻辑功能的转换重点：7.3节1222023/2/5触发器就是一种具有记忆功能，能够存储一位二进制数字信息的双稳态电路。按逻辑功能特性，触发器可分为：RS触发器、D触发器、JK触发器、T触发器、T′触发器。按电路组成结构，触发器可分为：基本触发器、钟控触发器、主从触发器和边沿触发器。集成触发器概述重点：边沿D触发器，边沿JK触发器另外，按触发方式不同，触发器可分为：电平触发器、主从触发器和边沿触发器。2触发器有两个（也只能有两个）稳定的状态，用来表示逻辑状态的0和1，或二进制数的0和1。在输入信号作用下，它可以从一个状态转换成另一个状态，或保持原有状态不变，可以被设置成这两个状态中的任意一个，即置0或1。当输入信号消失后，所设置的状态又能够保持不变，即具有记忆（存储）功能。这是其主要特点。触发器有记忆功能，因此，由它构成的时序电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关；而门电路无记忆功能，由它构成的组合电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。3

7.1基本RS触发器基本RS

触发器(BasicFlip–Flip，简写FF)是各种触发器中结构最简单的一种。该触发器电路可用两个与非门或两个或非门通过交叉耦合构成。它是构成各种功能触发器的基本单元。基本

RS

触发器电路结构47.1.1基本RS触发器电路组成和工作原理1.电路图和逻辑符号

触发器的“0”态：Q＝0,Q＝1触发器的“1”态：Q＝1,Q＝0G1SDRD&&G2QQ输入端：SD、RD输出端：Q、Q也称激励端。互补输出。触发器有两个状态：5SDRDQQRS

当输入信号发生变化时，触发器从一个稳定状态转换到另一个稳定状态，因此，引入两个概念：现在状态(现态)下一状态(次态)前稳定状态新稳定状态61.设Qn＝0，＝1则Qn+1=0,=1。称触发器处于保持（记忆）状态。触发器状态不变，即11设Qn＝1，＝0则Qn+1=1,=0。2.基本触发器工作原理G1SDRD&&G2QQ=11常表示无输入信号，因此，状态不变。=11时，7=01时，2.称触发器处于置0（复位）状态。通常称

RD

称为置0

端或复位（RESET）端。不论触发器原来处于什么状态：

其次态一定为0,即

1001低电平有效G1SDRD&&G2QQ8=10时，3.称触发器处于置1（置位）状态。通常称SD称为置1端或置位（SET）端。不论触发器原来处于什么状态：

其次态一定为1,即

1010低电平有效G1SDRD&&G2QQ9=00时，4.此时破坏了触发器正常工作时的互补输出关系，从而导致触发器失效。而且还可能出现“不定现象”。因此，这种输入情况是不允许出现的。0011

不定现象：

同时由0011转换时发生，即输出状态无法确定。G1SDRD&&G2QQ10

综上所述，基本RS触发器具有置0、置1和保持的三种逻辑功能，通常称SD为低电平有效置1端或置位(SET)端；RD称为低电平运行置0端或复位(RESET)端。

因此，基本RS触发器又称为置位-复位触发器。其基本特性：①具有两个稳定状态，可分别用来表示二进制数的0和1；②在外信号作用下，两个稳定状态可相互转换，外信号消失后，已转换的状态可长期保留，因此，触发器可用来长期保存一位二进制信息。③状态转换时刻和方向同受输入信号RD、SD控制，为异步时序电路。11

特性表描述

7.1.2基本触发器描述方法1触发器的逻辑功能通常可以用状态转移真值表（状态表）、特征方程（状态方程）、状态转移图、激励表和工作波形等形式来描述。只要知道其中之一，便可知触发器的逻辑功能，而且可以很方便地得到其余几种。指触发器次态与输入信号和电路原有状态（现态）之间关系的真值表。12100不允许000111100111101100101100010Qn＋1QnSDRD不允许00Qn11101010Qn＋1SDRD简化状态转移表状态转移真值表：不定现象发生的时刻:输入00到11

状态转移真值表是将触发器的次态、现态以及输入信号之间的逻辑关系用表格的形式表示出来。置0置1保持13110×100×RDSDQn0001111001(约束条件)100不允许000111100111101100101100010Qn＋1QnSDRD基本触发器特性表

特征方程是描述触发器逻辑功能的函数表达式。两个输入端至少一个端输入“1”2特性方程描述

14

状态转移图是触发器逻辑功能的图形表达方式。100不允许000111100111101100101100010Qn＋1QnSDRD基本触发器特性表3状态转换图01RD=1SD=0RD=0SD=1RD=×SD=1RD=1SD=×状态转换图描述

154时序图描述

工作波形又称时序图，它反映了触发器输出状态随时间和输入信号变化的规律，是实验中可观察到的波形。0101110110100101001111不定不定101000110101输出波形确定16波形分析举例[例]设下图中触发器初始状态为

0，试对应输入波形画出

Q和

Q的波形。解：保持初态为0，故保持为0。置

0保持QQ置

1QQSDRDSRSDRD17基本RS触发器组成的3人抢答电路

K为复位键，KA、KB、KC为三人抢答按钮V&&&KAAW330SRKSRSRQA+5OAUW330W330KBKCQBQCFAFBFCGAGBGCOBUOCUDADBDC18

7.2同步触发器基本RS触发器，只要输入信号发生变化，其状态就会根据它的逻辑功能发生相应的变化。但在数字系统中，为协调各部分的动作，常要求某些触发器在同一时刻动作。为此，必须引入同步脉冲，使这些触发器只在同步脉冲作用下才按输入信号改变状态，而在没有同步脉冲输入时，触发器状态保持不变。通常把这个同步脉冲称为时钟脉冲，用CP

表示。这种具有时钟脉冲控制的触发器称为时钟触发器，又称为同步触发器。时钟脉冲：是一个按一定电压幅度，一定时间间隔连续发出的脉冲信号。其参数包括周期和频率。197.2.1同步(钟控)RS触发器电路图和逻辑符号在基本RS触发器的输入端之前上加入触发导引电路构成了钟控RS触发器。R

和S

为高电平有效的输入端，CP为高电平有效的时钟控制端。QQSRCP1S1RC1QQ&&3GG4G1G2SCPSdRd&&RLJ620工作原理由电路图可知，基本RS触发器的输入为：当CP＝0时:SD＝1,RD＝1。G3和G4

被封锁，输入信号R和S

不起作用。基本RS

触发器状态保持，不工作;当CP＝1时：

SD＝S，RD＝RG3和G4

解除封锁，将输入信号R

和S

取非后送至基本RS

触发器的输入端。触发器可能发生状态转移，是触发器的工作时间。QQ&&3GG4G1G2SCPSdRd&&R21特性方程：当CP＝1时：

SD＝S，RD＝R基本RS触发器输入S、R仍然在约束同步RS触发器即S和R不能同时为1。22不允许11Qn00110001Qn＋1SR

状态转移表状态转移真值表：不定现象发生的时刻：输入同时11到00不允许00Qn11101010Qn＋1SDRD简化状态转移表不定现象发生的时刻：输入同时00到11即：

S=SD，R=RD当CP＝1时：

SD＝S，RD＝R

所以，同步RS触发器也具有置0、置1和保持的三种逻辑功能，通常称S为高电平有效置1端或置位(SET)端；R称为高电平有效置0端或复位(RESET)端。23状态转移图：上沿触发－－在CP=1的期间接受输入信号的改变而触发的工作方式叫上沿触发。触发方式：当CP＝1时：S=SD，R=RD01RD=1SD=0RD=0SD=1RD=×SD=1RD=1SD=×01R=0,S

=1R=1,S

=0R=×S

=0R=0S

=×高电平有效24QQSRCP1S1RC1工作波形（时序图)：转移转移保持保持CP＝1时，可能转移；CP=

0时，保持不变，维持CP=1

最后时刻的Q值。257.2.2同步(钟控)D触发器电路结构：

在同步R-S触发器的输入端R和S之间连接一个非门，使R

和S

互反。这样除了时钟控制端之外，触发器只有一个输入信号，通常表示为D，这种触发器称为钟控D触发器。1DC1QQDCP1QQ&&&&3GG4G1G2DSRCPSdRd

在由于

R

和S

互反，不可能同时为1，D触发器没有约束条件。且：S=D

，R=

D

。26当CP＝0时：

SD＝1，RD＝1

触发器状态保持；特性方程：当CP＝1时：当CP＝1时：

SD＝D，RD＝D

触发器状态转移。由于D触发器的下一状态始终和D输入一致，因此，又称D触发器为锁存器或延迟触发器。同步RS触发器同步D触发器无约束27特性表和状态转换图：

由状态转移表可见：D触发器的输出完全由输入信号确定，只有置0和置1两种逻辑功能，无保持功能。CPDQnQn+1说明0××QnCP=0时,维持现状10×0CP=0时,输出状态和D相同。1×1DQn+1001101D=1D=0D=0D=1287.2.3同步(钟控)JK触发器电路结构：

在同步RS触发器的输出端与输入端之间加入两条反馈电路，构成钟控JK触发器。这是克服同步RS触发器在R=S=1时出现不定态的另一种方法。LJ20QQ&&3GG4G1G2JCPSdRd&&K1KC1QQKCP1JJ当CP=0时，G3、G4封锁，触发器保持原状态不变；当CP=1时，G3、G4解除封锁，输入J、K端的信号可控制触发器的状态。29输入J和K无约束特性方程：当CP＝1时：

SD＝J

Qn，RD＝KQn30由此可见，钟控JK触发器除了具有置0、置1和保持的逻辑功能外，新增加了翻转功能。特性表和状态转换图：CPJKQnQn+1说

明0×××Qn保持100×Qn保持01×0置010×1置111×Qn翻转JKQn+100Qn01010111Qn01J=

1,K

=×J=×,K

=

1J=0K

=×J=

×K

=0317.2.4同步T和T′触发器1.同步T触发器将钟控JK触发器两个输入端J和K相连并改作T，作为输入端，便构成了钟控T触发器。1KC1QQKCP1JJTCP1TC1QQTCP当CP＝1时：Qn1Qn0Qn+1T由此可见，钟控T触发器只有保持和翻转两项功能。01T=

1T=0T=

1T=032上沿触发：当CP＝0时，触发器状态保持；当CP＝1时，触发器的状态转移；也称为：计数器型触发器;二分频计数器。将输入端J、K相连并改作1；CPQ2.钟控T′触发器注意：实际生产的集成触发器中没有T触发器，需要使用时利用JK触发器或D触发器来改接。1KC1QQKCP1JJ

1CP1TC1QQT=1CP337.2.5同步触发器的问题钟控触发器均由4个与非门组成。当钟控信号为低电平(CP=0)时触发器不接收输入激励信号，状态保持不变；当钟控信号为高电平(CP=1)时触发器接收输入激励信号，状态发生转移，称这种钟控方式为电平触发方式。对于这种触发方式，前面讨论时都没有考虑在约定电平期间，控制端的输入信号多次发生变化的情况。QQ&&3GG4G1G2JCPSdRd&&K34CP＝1的持续时间过长，但J、K没有发生变化→→

空翻现象为避免多次翻转和空翻现象发生，CP＝1的持续时间tCPH应当限制。但是，不是根本的办法。钟控

JK触发器的波形CP＝1的持续时间过长，且J、K发生变化→→

多次翻转现象JK发生变化J=K=1(不变)CPJKQ35

7.3边沿触发器边沿触发器

仅仅在时钟CP

的上升沿或下降沿时刻才接收输入激励信号，并对其做出响应，完全克服了钟控触发器的多次翻转现象和空翻现象。分类：时钟CP的上升沿（前沿）触发电路结构时钟CP的下降沿（后沿）触发所以，在时钟CP=0或CP=1期间，以及在CP的非约定跳变时刻，触发器不接收输入激励信号，当然也就不存在触发器输出状态的改变。因而，边沿触发器是电气性能最好，应用最多，最实用的触发器。边沿触发器才满足了触发器的主要特点.367.3.1边沿

JK触发器书上图7-18所示为下降沿触发的JK

触发器逻辑电路，它是利用内部各逻辑门传输延迟时间差异构成的。图中两个与或非门构成基本RS触发器，两个与非门构成触发导引电路，RD和SD分别为低电平直接置0和置1输入端，分别被称为异步置0端和异步置1端,或称清除端和置位端。图7-18

所示电路要实现正确的逻辑功能，必须保证两个与非门的平均延迟时间大于基本RS触发器的平均延迟时间，这一点在制造时一般已经给予满足。37边沿JK触发器电路、符号1SD1³S³1&AB1³CDR3GG4G2CPKJRDG1³1&&&&&QQ触发导引电路基本RS触发器QJQCPKSDRD异步端低电平有效QJQCPKSDRD异步端高电平有效38下降沿触发上升沿触发有效边沿JK触发器及特性方程2CP↓出发的边沿JK触发器QJQCPKC11K1JQJQCPKC11K1JCP↑出发的边沿JK触发器

Q

n+1=[JQ

n+KQ

n]·CP↓Q

n+1=[JQ

n+KQ

n]·CP↑39异步端低电平下降边沿JK触发器功能表340QnQn1111010111101011QnQn001101×××0110×××10Qn+1Qn+1KJCPSDRD输出输入↓↓↓↓Q

n+1=[JQ

n+KQ

n]·CP↓状态方程:CPJKQQ&&RDSD逻辑符号下降沿触发集成边沿JK触发器74LS112441边沿JK触发器的波形：由图可见，在RD=SD=1时，触发器的次态仅仅取决于CP↓到达前一时刻J，K以及Qn的取值。动作过程见下页。01

×010×100111110清零542CPRDSDJKQ下降沿触发的边沿触发器工作过程下降沿触发失效考核内容之一LJ63437.3.2边沿D触发器上升沿触发的维持-阻塞D触发器电路如图7-22所示。这个电路是在同步D触发器基础上，增加置0维持、置1维持、置0阻塞、置1阻塞四根反馈线构成的。1电路结构、逻辑符号和特性方程因此，维持-阻塞D触发器的逻辑功能与同步D触发器的功能相同，因此，特性表和真值表也相同。区别在于维持-阻塞D触发器只有在CP上升沿到达时刻才有效。因此，维持—阻塞触发器是利用了4条反馈线的直流反馈原理来实现边沿触发的。(自学)44&G2GG3G4G5G6Q3Q4Q5Q61L2L4L3L1&&&&&DCPQQQDQCP1DC1上升沿触发Q

n+1=[D]·

CP↑QDQCP1DC1下降沿触发Q

n+1=[D]·

CP↓45执行

Qn+1

=

D11↑11在CP

时刻00↑11Qn×111保持不变Qn×011禁用不定态××00异步置11××01异步置00××10说明Qn+1DCPSDRD具有异步端边沿D

触发器2集成边沿

D

触发器74LS74符号、功能表C11DQQRDSDCPD46011111001101××0110××10Qn+1Qn+1DCPSDRD输出输入边沿

D触发器功能表↑↑维持阻塞

D触发器Q

n+1=[D]·

CP↑状态方程逻辑符号CPQQ&RDSDD上降沿触发47维持阻塞D触发器的工作波形注意：在RD=SD=1时，触发器的次态仅仅取决于CP↑到达前一时刻D的取值。动作过程见下页。CPRDSDD考核内容之一LJ65Q48上学期考题

已知输入A和CP脉冲，对如图所示电路,画出Q的输出波形，设Q的初始状态均0。解：CPA1DQC1Q&&≥1CPQ的输出波形见下页A49CP上升沿AQ250(1)弄清时钟触发沿是上升沿还是下降沿？(2)弄清有无异步输入端？异步置0端和异步置1端是低电平有效还是高电平有效？(4)边沿触发器的逻辑功能和特性方程与同步触发器的相同，但触发方式不一样，因此，它们的逻辑功能和特性方程成立的时间不同。边沿触发器的逻辑功能和特性方程只在时钟的上升沿(或下降沿)成立。(3)异步端不受时钟CP控制，将直接实现置0或置1。触发器工作时，应保证异步端接非有效电平。注意51

7.4触发器逻辑功能的转换前面介绍了几种逻辑功能不同的触发器，但现在市场上出售的集成触发器大多是D触发器和JK触发器。这是因为D下触发器对于单端信号输入时使用最为方便，而JK触发器的逻辑功能最为完善。实际工作中，我们经常需要利用手中现有的触发器完成其他触发器的逻辑。触发器转换常用的方法有公式法和图表法两种。公式法转换①分别写出转换前后触发器的特性方程，②比较触发器的特性方程，求出转换电路的逻辑表达式，③画出逻辑电路图。52⑴JK

D⑵JK

T因此，令J=K=D

已知：Qn+1=JQn+KQn而Qn+1=D=DQn+DQnQDQCPC11K1J1而Qn+1=TQ+TQ因此，令J=K

=TQTQCPC11K1J⑶JK

T′153⑷D

JK已有Qn+1=D欲得Qn+1=JQn+KQn因此，令⑸D

T因此，令D=1JKCP1DC1QQ&&1³而Qn+1=TQ+TQ=TCPQQ1DC1=1⑹DT′?542.图表法转换①根据期待触发器的特性表和已有触发器的驱动表列出转换电路的真值表②根据真值表求出转换电路的逻辑表达式③画出逻辑电路图下面要求用T触发器实现JK触发器。55T-JK触发器功能转换表由表可得T转换为JK的逻辑图JKQnQn+1T0000001101000110100110111101111000011011JQQCPK&1T1C&&56本章作业[题7-1][题7-4][题7-5][题7-6][题7-7][题7-10][题7-11]57一、填空题

(2分)3.JK触发器的现态Qn=1时，在触发器输入J和K的4种组合中，能使输出Qn+1=1的输入是

J=,K=和J=,K=。8.在CP=1期间激励信号发生多次变化时，主从JK触发器会出现

现象，而引入边沿JK触发器可以解决此问题，试写出上升沿触发的JK触发器的特征方程

。一次翻转Qn+1=[JQn+KQn]

·CP↑6.钟控RS触发器的状态方程为

，约束条件为

。S·R=0Qn+1=S+RQn001058二、单项选择题

(2分)3.如图所示各电路中，可实现Qn+1=Qn的电路是()。1JC11KCPQQ1A.1JC11KCPQQC.1DC1CPQQB.1DC1CPQQD.5.JK触发器在正常工作时的稳定状态有()。A.1