常见数字电路设计

第一部分数字系统设计概论第二部分CPLD/FPGA第三部分VerilogHDL第四部分上机实验

第三部分

VerilogHDL

一、初识VerilogHDL二、VerilogHDL语法基础三、VerilogHDL行为语句四、数字电路Verilog设计主要内容四、数字电路Verilog设计组合逻辑电路设计时序逻辑电路设计多层次结构电路设计目标：写简单电路读较为复杂电路掌握多层次结构电路设计基本方法例1：一、组合逻辑电路设计三种设计风格：结构描述（调用门元件）数据流描述（assign）行为描述（always过程语句）例1：一、组合逻辑电路设计notandor元件名称实例化名称（输出端口，输入端口）

modulemux4_1a(out,in1,in2,in3,in4，ct1，ct2)；

inputin1,in2,in3,in4，ct1，ct2;

outputout;

endmodule

not(nct1,ct1)，(nct2,ct2);and(w,in1,nct1，nct2)，(x,in2,nct1，ct2)，

(y,in3,ct1，nct2)，(z,in4,ct1，ct2);or(out,w，x，y，z);结构描述：写例1：一、组合逻辑电路设计out=(in1&~ct1&~ct2)∣(in2&~ct1&ct2)∣(in3&ct1&~ct2)∣(in4&ct1&ct2)

数据流描述

modulemux4_1(out,in1,in2,in3,in4，ct1，ct2)；

inputin1,in2,in3,in4，ct1，ct2;

outputout;

assignout=(in1&~ct1&~ct2)∣(in2&~ct1&ct2)∣(in3&ct1&~ct2)∣(in4&ct1&ct2)；

endmodule写

行为描述

modulemux4_1b(out,in1,in2,in3,in4，ct1，ct2)；

inputin1,in2,in3,in4，ct1，ct2;

outputout;regout;

always@()

out=(in1&~ct1&~ct2)∣(in2&~ct1&ct2)∣(in3&ct1&~ct2)∣(in4&ct1&ct2)；

endmodulein1orin2orin3orin4orct1orct2写例2：三态门（2）数据流描述 （3）行为描述（1）结构描述assignout=en?in:’bz;regout;beginalways@(enorin)out=en?in:’bz;endbufif1b1(out,in,en);写例3：设计一个3线-8线译码器，输出低电平有效2case(in)3’b000:out=8’b11111110;3’b001:out=8’b11111101;3’b010:out=8’b11111011;3’b011:out=8’b11110111;3’b100:out=8’b11101111;3’b101:out=8’b11011111;3’b110:out=8’b10111111;3’b111:out=8’b01111111;default：

out

=8

’bx;

endcasealways@(in)begin

endreg[7:0]out;moduledecoder_38(out,in);output[7:0]out;input[2:0]in;endmodule写总线名称例4：设计一个3线-8线优先编码器，输入高电平有效，输出为原码always@(aorborcordoreorforgorh)begin

if(h)outcode=3’b111;elseif(g)outcode=3’b110;elseif(f)outcode=3’b101;elseif(e)outcode=3’b100;elseif(d)outcode=3’b011;elseif(c)outcode=3’b010;elseif(b)outcode=3’b001;elseif(a)outcode=3’b000;elseoutcode=3’bzzz;end

reg[2:0]outcode;写练习1：采用VerilogHDLcase语句对半加器进行行为描述modulehalfadder(A,B,S,C);inputA,B;outputS,C;regS,C;always@(AorB)begin

case({A,B})2’b00:{C,S}=2’b00;2’b01:{C,S}=2’b01;2’b10:{C,S}=2’b01;2’b11:{C,S}=2’b10;endcaseendendmodule练习2：（作业）设计一个BCD码——七段数码显示译码器例5：说明如下电路的功能modulevoter7(pass,vote);outputpass;input[6:0]vote;integeri;regpass;reg[2:0]sum;

always@(vote)begin

sum=0;

for(i=0;i<=6;i=i+1)if(vote[i])sum=sum+1;

if(sum[2])pass=1;elsepass=0;endendmodule七人投票表决器读组合逻辑电路设计小结1.在VerilogHDL中，描述简单的组合逻辑通常使用assign结构2.一般用always块实现较复杂的组合逻辑电路例1：设计一个同步低电平清零、上升沿触发的D触发器二、时序电路Verilog设计DFFCLKdqqnresetmoduleDFF(q,qn,d,clk,reset);outputq,qn;inputd,clk,reset;regq,qn;always@(posedgeclk)beginif(!reset)beginq<=0;qn<=1;endelsebeginq<=d;qn<=~d;endendendmodule写例2：设计一个下降沿触发的JK触发器regQ;always@(negedgeCLK)begincase({J,K})2’b00:Q<=Q;2’b01:Q<=1’b0;2’b10:Q<=1’b1;2’b11:Q<=~Q;endcaseend写练习1：设计一个上升沿触发的8位数据寄存器modulereg8(out_data,in_data,clk,clr);output[7:0]out_data;input[7:0]in_data;inputclk,clr;reg[7:0]out_data;always@(posedgeclk)beginout_data=in_data;endendmodule

练习2（作业）把上例变成带异步低电平有效清零端的数据寄存器例3：分析如下电路的功能moduleshifter(clk，clr，dout，load，d);input[7:0]d;output[7:0]dout;reg[7:0]dout;regdin;always@(posedgeclk)beginif(clr)dout=8‘b0;

elseif(load)dout=d;elsebegindin=dout[7];

dout=dout<<1;dout[0]=din;endendendmodule读同步清零端同步置数端循环左移寄存器moduleupdown_count(d，clk，clear，load，up_down，qd);input[3:0]d;inputclk，clear，load，up_down;output[3:0]qd;reg[3:0]qd;always@(posedgeclk)beginif(!clear)qd<=4’h00;elseif(load)qd<=d;elseif(up_dwon)qd<=qd+1;elseqd<=qd-1;endendmodule练习1：分析如下电路的功能（作业）时序电路设计小结1.通常使用always@(posedgeclk)或@(negedgeclk)块来描述时序逻辑;2.在always语句里面可以包括：赋值语句，条件语句，循环语句；各种语句之间可以配合使用.三、多层次结构电路设计问题的提出：利用半加器构造全加器例1：问题提出：

输入输出ABCCoutSout0000010100111001011101110010100110010111全加器moduleHA(A,B,S,C); inputA,B; outputS,C; assigns=A^B,C=A&B;endmoduleC=A•BS=A⊕B半加器：由半加器构成全加器：h1h2ABCSoutCout※模块的调用（重点）调用格式：模块名称实例名（信号端口）※信号端口可以通过位置或名称关联；但是关联方式不能够混合使用。位置关联:（端口1,端口2,端口3,….）；名称关联:

（.被调用模块端口名称1(端口名称1),.模块端口名称2(端口名称2),.....）；1位全加器的编程:moduleFA(A,B,C,Sout,Cout); inputA,B,C; outputSout,Cout;HAh1(A,B,S1,C1); //通过位置相关连

HAh2(.A(S1),.B(C),.S(Sout),.C(C2));//通过名称相关连

orO(Cout,C1,C2);endmodule

h1h2ABCSoutCout练习1：分别说出下面两个模块的作用。

moduletrist(out1,in1,enable1);outputout1;inputin1,enable1;

mytritrist1(out1,in1,enable1);endmodulemodule

mytri(out,in,enable);outputout;inputin,enable;assignout=enable?In:'bz;