SiC电力电子学产业化技术的创新发展

===================================SiC电力电子学产业化技术的创新发展正平入21世纪后，宽禁带半导体SiC电力电子学发展迅速，SiC二极管和SiC金属－氧化物－半导体场效应晶体管(MOSFET)先后进入商品化，在电动汽车等绿色能源的应用发展的带动下，SiC电力电子学进入产业化快速发展阶段。介绍了SiC电力电子学在大尺寸SiC单晶，低成本SiC功率器件制造，SiC二极管、SiCMOSFET、SiC绝缘栅双极晶体管(IGBT)和SiC门极关断晶闸管(GTO)等功率器件，SiC封装和模块，以及高开关频率SiC器件的应用创新等产业化技术方面的最新进展。其中包含了大尺寸SiC单晶生长技术，基于商用SiCMOS生产线的SiC功率器件制备新工艺，SiC二极管的新结构与新工艺，SiCMOSFET的超级结结构、FinFET结构、高k介质栅与可靠性技术，SiCIGBT和SiCGTO的n沟道新器件及载流子寿命增强新工艺，SiC功率模块的设计与新装联工艺，SiC功率器件应用的新拓扑结构，栅极驱动电路与抑制寄生效应的新技术等。分析和评价了SiC电力电子学产业化的发展态势。s赵正平:SiC电力电子学产业化技术的创新发展===============================================C0引言以Si金属－氧化物－半导体场效应晶体管(MOSFET)、Si绝缘栅双极晶体管(IGBT)和二极管为代表的Si电力电子学，以其优良的材料质量、易于加工、可低成本大规模生产和可靠性高等术，虽然目前仍在缓慢发展，但经过30余年，器件性能已经接近Si材料的极限。电动汽车、光伏、风能绿色能源、智能电网等新的电力电子应用的发展，迫切要求电力电子器件在性能上更新换代。而宽禁带半导体SiC电力电子器件与Si同类器件相比，具有更高的关断电压、低一个数量级的导通电阻、更高工作频率和更高的功率密度。在21世纪初，4H-SiC极管(SBD)已开始商用化，(GTO)等功率器件尚处于研究和开发中，同时SiC新一代电力电子学的应用创新也有了快速的发展。随着电动汽车等绿色能源产业化的进展，人们开始推动SiC电力电子学产业化的发展，克服制约其发展的瓶颈:如成本、强度和长期可靠性以及应用的生态，在大尺寸SiC单晶，低成本SiC功率器强度及可靠性更高的器件、封装和模块，发挥SiC电力电子学优势的应用创新等产业化技术方面已获得长足进步。本文综述了SiC电力电子学产业化技术的发展和未来发展趋势，介绍了SiC电力电子技术的最新进展。为了不断降低SiC器件的成本和加快SiC材料的产业化，增大SiC单晶的直径是SiC单晶生长技C变，6英寸的SiC衬底逐渐成为近期市场的主流，入量产。近两年大尺寸SiC单晶生长的技术创新向方向发展。占世界SiC晶圆市场约60%的美国Cree公司为了适应未来电动汽车和5G通信的发展，2019年5月宣布未来5年将投资10亿美元(其中4.5亿的产能相比，2024件)、SiC晶圆的产能将分别扩大到30倍。届时6英寸的SiC晶圆产能将提高18倍(按晶圆片面积圆样品的制备，到2024年8英寸晶圆将实现量产。为了充分实现SiC基器件的优良性能，高质量SiC单晶的生长和晶圆是关键技术。2019年，天科合达半导体公司的C.J.Liu等人[2]报道了高质量的4英寸、6英寸的n型和半绝缘SiC单晶的大规模生产。据统计，该公司实现了单晶中微管密度低于0.5cm－2，以及n型和半绝缘SiC单晶的电阻率分别低于0.02Ω·cm和108Ω·cm。通过采用高温沉积(HTCVD)方法生产150mm衬底可进一步降低SiC单晶的生产成本。人们注意到随着SiC晶体直径的增加，由于晶锭应力的增加会形成更多的裂缝，通过控制晶体中的温度分布，可以减SiC衬底降低了成本，并通过对生长炉内部结构的设计减小单晶径向的温度差，最终减少了可导致形成裂缝的应力。为了继续满足对150mmSiC衬底不断增长的需求量，使用两种方法对采用SiC标准物理气相传输(PVT)法的晶体生长工艺进行了调整，其目的是增加晶体的高度而不影响晶体质量或制备工艺周期，这两种方法均涉及封装设计的调gmm4H-SiC晶体生长的研究进展。通过调整PVT单元配置，使n型4H-SiC单晶的生长速率增加40%，赵正平:SiC电力电子学产业化技术的创新发展===============================================并分析了生长速率增加对制备的150mm晶圆的弓度、扭曲和位错密度的影响。分析结果表明，虽然生长速率增加40%后，未发现对晶圆弯曲和变形有显著影响，但偶尔观察到晶圆局部失去了平面结构的稳定性。弹性模量和电阻率的测量结果表明机械刚度与氮浓度呈非线性关系。通过X射线形貌学(XRT)成像和KOH腐蚀坑的分析证实，由于轴向生长速率的增加而没有形成额外的基面位错(BPD)缺陷。CTSD(TED)会导致SiCSBD的反向漏电流，基面位错会对外延工艺过程中堆积层错的生成产生影响，导致SiC双极型pin二极管的正向压降漂移。因此，为了制造性能更高的器件，有必要在SiC单晶衬底上进一步减小位错缺陷的密度。2020年，河北省低位错缺陷的6英寸n型SiC单晶的生长。通过优化生长工艺和温度场分布，在PVT生长时采用略凸的温度场分布，所生长的6英寸n型SiC单晶的0×103cm－2。具有低缺陷密度的高质量SiC外延层需要生长在具有低晶体缺陷和低参数是至关重要的，以便在生长步骤及冷却至室温的步骤中减少残余应力的形成，以及减小最后SiC晶圆产品的翘曲和缺陷密度。2020年，韩国先进技术研发中心的J.Park等人[6]报道了采用收缩率更高的粘接剂，使籽晶与支架在冷却过程中分离，最终得到6英寸4H-SiC单晶的方法，该方法制备的SiC单晶的变形值和摇摆曲线值均小于采用传统方法制备的SiC单晶。该研发中心还通过调整生长炉的热区设计，包括SiC籽晶夹具的新设计和新材料，以减小SiC晶锭生长时的应力和减小6英寸SiC晶圆的翘曲。在大规模生产Si器件的加工线上制造SiC器件，可利用其规模经济，成为降低SiC器件成本的的再利用，生产SiC功率器件所需的投资相对较小，仅需在加工线上补充支持独特的SiC工艺，如高温注入和退火、欧姆接触的形成、背后处理等工艺的设备。该技术路线经北卡罗来纳州立大学(NCSU)的研究开发，已在6英寸加工线上生产整流器)和JBSFET、15V驱动电压的600V4H-整流器，以及在4英寸加工线上生产的3.3kV4H-2015年NCSU承担了在X-Fab加工线上开发制造功率FET和JBS整流器的工艺流程，以鼓励更多的公司在美国本土生产器件。2018，该大学的SiC电子器件的工程化工艺。该工艺制备SiCMOS-FET功率器件需10块掩模版，用于包含对准掩模、p基区注入、边缘终端结终端扩展(JTE)、p接+Si)、插入层介质、欧姆接触及肖特基金属化、顶层金属化和钝化等工艺流程。采用该工艺在X-Fab加工线上成功制造了1.2kV额定电压的最先进的器)，其中BiDFET是四端双向功率开关，单片集成了两个JBSFET器件。此外，还成功实现将JBSJBSFET器件，节省了约40%的芯片面积，并减少了对使用该工艺制造这些功率器件进行了工艺确认。Si商业加工线上制造了栅氧化层厚度减小至27nm报道的同类器件的一半，证明了减小栅氧化层厚度的SiCMOSFET可以在较低的栅电压下工作，与SiIGBT栅驱动电压(15V)兼容。该器件采用平面栅极－反型沟道结构的SiC功率FET，栅氧化层厚学开发的PRESiCETM工艺制备。该器件的高频品质因子(HF-FOM)首次超过600VP7Si商用Cool-MOSTM产品，统计参数分布数据和晶圆级的测量图证明该器件具有优秀的成品率和一致性。在需要更高工作频率的应用中，SiC功率器件将取代SiIGBT以减小无源电路元件的尺寸、质量和成本。SiC功率器件商用化的最大障碍是其高生产成本。赵正平:SiC电力电子学产业化技术的创新发展===============================================通过采用已经升级到具有制造SiC器件特有工艺步骤的量产Si加工线，可以减少制造该类器件的生6英寸商业加工线制造SiC功率器件的第三代PRESiCETM技术。该技术由NCSU在6英寸的商业流器和功率场效应管。该技术通过三个连续批工艺流片而获得确认。晶片测量图和参数分布结果表明，所制造器件的性能在晶片内、在同一批次的晶片与晶片之间、在批次与批次的晶片之间均具有良好的一致性。采用该技术制造器件的总成品率超过90%。由p区屏蔽的肖特基接触所组成的高电压+关损耗而具有超过硅pin二极管的性能优势。设计该器件时，通过JBS单胞设计的优化可实现低的导通压降和减小在反向偏置电压下的泄漏电流。2020年，该大学的A.Agarwal等人[10]又报道了在6英JBS整流器。模拟结果表明，p离子注入的横向延+伸结构增加了JBS整流器的导通电阻，减小了泄漏Ni或Ti的肖特基接触的4H-SiCJBS整流器，其关断电压均为2.3kV，在150℃下仍具有优异的导通压降性能和较低的泄漏电流。PRESiCETM技术以外，许多外包制造器件的设计公司还需要除X-Fab以外的其他SiC功率器件加工五代PRESiCETM技术在4英寸商业加工线制造了3.3kV4H-SiC平面栅MOSFET。他们成功地制造种类型器件的电特性进行了比较。当器件的关断电压为3.3kV时，积累沟道MOSFET的比导通电阻导通电阻是理想值的3倍，与目前最先进的技术一容测试值相近。SiC功率FET的高频性能可以用成品率数据表明，栅－源短路是限制成品率的主要因素。广泛使用SiC功率器件的先决条件是其要具有更好的性能、更高的可靠性和强度，为此人们对SiC二极管和SiCMOSFET这两种主流电力电子器件的性能、可靠性和强度的关键技术进行了攻关。同时对更大电流和更高击穿电压的SiCIGBT和SiCGTO进行了研究开发。iC虽然SiC二极管已进入商用多年，但其创新仍然在继续。为了适应SiC电力电子产业化发展的要求，SiC二极管向更高性能、更高可靠性和更高强度方向继续发展。近两年在实现更高性能方面的技术创新有:肖特基二极管与pin二极管组合的新结构、浮动结JBS二极管结构、JBS整流器的沟槽浮动限制环结构、pin二极管的浮动p型埋层区结构、阶跃恢复二极管。在实现更高可靠性方面的技术创新有:建立多芯片并联的混合pin肖特基(MPS)二极管模块的寿命模型;采用再复合增强缓冲层结构以抑制pin二极管的双极退化。在实现更高强度方面的技术创新有:为提高抗雪崩能力和鲁棒性，抗浪涌电流的能力，对MPS二极管的等离子体扩散层结构的设计，SiC雪崩二极管的台面结构的设计及JBS二极管的同心六边形阳极布局的设计。列的第五代肖特基二极管结构，该结构为肖特基二极管与pin二极管的组合，在n型掺杂区上面增加了p型掺杂的窗口，可同时结合两种二极管的优点于一身。器件正常工作时肖特基二极管导通，因为肖特基二极管没有反向恢复过程，所以器件可以工作在非常高的频率下;当导通大电流时，因为pin二极管的正向压降小于肖特基二极管，此时pin二极管导通，可获得更低的正向电阻从而允许大电流下，器件衬底可以做得非常薄，以降低正向压降，增加热传导性。该CoolSiCTM肖特基二极管相比于前代产品，导通损耗降低了30%。与此同时，其具有业界最优的抗浪涌电流能力，大约为额定电流赵正平:SiC电力电子学产业化技术的创新发展===============================================的14倍。传统结构的SiCJBS需要在击穿电压和比导通电阻之间进行权衡，限制了器件性能的进一步改善。为了解决这个问题，浮动结(FJ)的结构被用于SiC功率二极管。该新结构可以调节漂移区的电场分布，在保持比导通电阻不变的情况下大幅改善击穿电压。2020年，西安电子科技大学的二极管。该器件的外延层厚度为30μm，掺杂浓度为6×1015cm－3，FJ结构位于外延层的中间。该器件的击穿电压和微分导通电阻分别为3.4kV和5.67mΩ·cm2，与传统的JBS相比，其击穿电压提高了33.3%，比导通电阻仅上升了6.2%，相应得更好的反向性能，终端结构设计对于4H-SiC功率器件非常重要，因为其可缓解结曲率效应。常用的浮动限制环(FLR)终端结构会降低工艺宽容度，在器件中占用的区域更大，而沟槽FLR无需任何额外的制造工艺，同时可有效提高器件击穿电用于4H-SiCJBS整流器的沟槽FLR的特点和鲁棒性。实验结果表明，与平面FLR相比，第一环间距窗口的终端效率超过平行平面的80%。模拟结果表明，沟槽FLR的设计存在一个最优的槽深度，而较小的槽侧壁角可实现更均匀的表面电场。与具有相同击穿电压的平面FLR相比，槽深度为0.5μm和1.0μm的沟槽FLR可以分别节省约应力测量结果表明，对于击穿电压的漂移，沟槽FLR终端结构具有更好的鲁棒性。由于受电导调制效应的影响，SiCpin二极管在先进的脉冲功率、高功率转换和电网系统等设备中的应用十分具有吸引力，其能同时处理大电流和J.M.Luo等人[15]报道了一种独特的4H-SiCpin二极管以提高正向导通能力。其结构特点是在30μm厚的n型漂移层中增加了一个浮动p型埋层区，使得阳极区域边界附近的电场增强，从阳极区域注入的载流子数量增加。仿真结果表明，在5V正向电压下，具有p型埋层区的pin二极管的正向电流密度比传统pin二极管高28.8%，同时其击穿电压可达4350V。漂移阶跃恢复二极管(DSRD)是专为启动开关而设计的，可以将纳秒脉冲高电压换相进入负载。基于DSRD的纳秒高压脉冲发生器可以满足超宽频雷达、激光驱动、材料改性和生物研究的需求。SiCDSRD比Si的同类器件具有更高的开关电压和更快的电压上升速率。2020年，该大学的R.Z.Sun等人[16]报道了用于纳秒高压紧凑型高重复率脉冲发生器的10kV4H-SiCDSRD。该器件蚀以及多路两级锐化电路，实现了基于SiCDSRD的高效紧凑的纳秒高压脉冲发生器。该器件的关断下导通电流为12.6A。高压脉冲发生器的最大输在功率模块中芯片布局和位置所产生的差异会影响模块的热机械性能，进而影响功率循环性能，并使广泛用于标准功率模块的寿命模型(如CIPS08模型)失去其有效性。2020年，德国不莱梅大学的F.Hoffmann等人[17]对由多个芯片并联的1700VSiCMPS二极管模块的功率循环性能和寿命进行了测试和估算。在不同的温度变化下对功率模块进行了多次功率循环试验，试验条件为:负载机理为芯片焊料层退化。结果显示，模块性能低于CIPS08寿命模型(失效的功率循环次数和结温变化的关系曲线)的预测，在增加一个0.32的倍数在60~100K温度变化范围内正确反映测试结果。双极退化是严重阻碍4H-SiC双极型器件发展的一种缺陷。在电子－空穴复合条件下，该缺陷来自于基面位错的肖特基型堆积层错的延伸。2020年，中国科学院苏州纳米技术与纳米仿生研究所的T.Ju等人[18]通过生长再复合增强缓冲层以抑制4H-SiCpin二极管的双极退化。该方法的目的是防止少数载流子空穴到达外延层/衬底界面，因为该界面存在高密度的基面位错片段。制备了具有N掺或Ti、N共掺缓冲层的4H-SiCpin二1h的测试，结果表明具有Ti、N共掺缓冲层的二极管的正向压降的稳定性得到了较大的提高。SiCMPS二极管的抗浪涌电流性能优于SiCJBSp区结构增+强了少数载流子注入。与肖特基二极管相比，这种赵正平:SiC电力电子学产业化技术的创新发展===============================================缺乏对SiCMPS和JBS二极管雪崩鲁棒性的评估与研究，雪崩能力与结构设计之间的相关性尚不清崩能力，发现宽p+区的宽度(W)对器件的雪崩能力有很大的影响。实验结果表明，当W为3~8μm时器件雪崩能力随着W增加而增加;当W超过8μm时雪崩能力则会下降。TCAD模拟结果表明，器件在雪崩条件下的电场集中于pn结的拐角处，导致雪崩电流集中和电流分布不平衡的问题。加而下降，当W超过8μm时电流的不均匀系数会增加，与实验结果一致。制备了一个具有最优设计作续流二极管，与功率开关晶体管(MOSFET或SiIGBT)并联使用。当开关工作在具有未钳位的电感负载情况下，会发生雪崩事件，为此续流二极管将承受高电压和大电流，由能耗引起的过温会导致二极管的雪崩可靠性。2020年，该大学的L.Liu等人[20]还研究了1200VSiCJBS二极管的单脉冲雪崩鲁棒性并进行了分析。采用未钳位的电感开关电路进行检测以获得器件的雪崩能力，发现p+区之间间距较窄的JBS二极管展现出更高的雪崩鲁棒)。仿真分析表明，在雪崩模式中存在电流的聚集，且随着p+区间距的增集和不平衡的电流分布，并导致有效功耗面积的减小和更高的结温，这对器件的雪崩鲁棒性是不利启电压是决定MPS二极管的抗浪涌电流能力的关键因素。然而，由于MPS二极管中各个单胞同时包含pn结和肖特基结，该结论并未考虑每个单胞中的不平衡电流分布。另外，一个MPS二极管结构中包含两种类型的p+区(窄的和宽的)，当pn电压要高得多，这可能加剧不平衡电流分布并削弱器件的抗浪涌电流和能量的能力。为此，2020年，MPS二极管，引入了等离子体扩散层的新颖的结构设计，可以显著提高器件抗浪涌电流的能力。等离子扩散层能将双极电流从宽p区分散到其他部+分，并能改善在浪涌电流条件下器件中不平衡的电流分布。结果表明，相比传统的六边形设计，采用新结构设计的器件，其最大允许通过能量增加了%，并使器件的抗浪涌电流能力提高了10%。功率器件的开关速度非常快，以至于由寄生电感所感生的浪涌电压变得难以忽视。将Si雪崩二极管用于重型缓冲器电路作为浪涌抑制器是不错的选择，但由于高压区域的空间电荷电阻的快速增加，器件的钳位电压被限制在300V。为了突破这构的SiC雪崩二极管实现浪涌吸收。为了评估该器件的浪涌吸收能力，施加的开关电流为100A，对应于直径0.6mm的二极管的电流密度为kAcm果表明，即使对于这样较大的电流密度，该器件仍成功实现了浪涌吸收而并无损坏。通过减小SiCMOSFET和SiC雪崩二极管之间的杂散电感，如采用共组装结构，对于发生高速开关事件时器件实现优秀的浪涌吸收性能是至关重要复电荷极少，因而具有接近于零的开关损耗，是用于功率因子校正(PFC)电路的理想器件。然而，PFC电路的输入级通常会承受到高浪涌电流事件，因此每一个功率器件抗高浪涌电流的强度对于整个变换器的安全和效率是至关重要的。2020年，英20A4H-SiCJBS整流器承受单次和重复的浪涌电流事件时，器件的阳极布局对其性能的影响。通过2D/3D有限元模拟，结果表明，无论热网络如何，器件采用阳极同心六边形布局设计在单次和重复的浪涌电流实验中都显示出优越性能。这一结果可由围绕内部和外部环的电流和静电势电压来解释，后者是对早期的双极模式激活的响应。选择不同的阳极布局可以改善器件关态的泄漏电流，由于同心六边形布局设计使器件性能在导通损耗和抗浪涌电流的能力之间得到了最好的折中，使其优于基于条状布局的设计。SiCMOSFET比SiC二极管进入工程应用晚10年，其进入产业化的关键技术攻关更加活跃，在提赵正平:SiC电力电子学产业化技术的创新发展===============================================高性能、可靠性和强度三方面的创新研究都有较大进展。近两年在提高性能方面的技术创新有:具有综合性能优势的CoolSiCTMMOSFET中优化的先进沟槽工艺和快速内部续流二极管;可改善比导通电阻的多种超结与鳍式场效应晶体管(FinFET)的，如3.3kV4H-SiCMOSFET的漂移层半超级结的结构，4.5kVSiCMOSFET的电荷平MOSFET深p层设计，基于FinFET效应的55nm超窄体SiCMOSFET和三栅SiCMOSFET;在改善稳定性方面有高k栅极介质和具有优越的阈值电压VSiCMOSFET化的最先进的沟槽工艺，可实现目前为止最低的应行可靠性。CoolSiCTM单管产品采沟槽技术可实现灵活的参数设置，并籍此在相关产品组合中实现针对具体应用的特性，如栅源电压、雪崩规格、短路能力或适用于硬开关的内部的体二极管。该类器件适用于硬开关和谐振开关拓扑，即使桥接拓扑中关断电压为零时，MOSFET出色的寄生导通抗扰度也可在低动态损耗方面树立基准。而无需外加二极管即可实现硬开关。得益于先进的沟槽设计，该器件具有优异的开关损耗和导通损耗以及卓越的短路能力和较高的栅氧化层可靠性。阻的有效方法之一。随着工艺技术的发展，研究人员也正在努力将超级结结构引入4H-SiC基器件。等人[25]报道了具有低导通电阻和开关损耗的3.3kV4H-SiC半超级结MOSFET，其漂移层由超级结和n型的底部辅助层(BAL)组成。模拟结果在器件动态特性方面，半超级结结构的器件具有最耗(118.1μJ)。SiC超级结技术可以克服单极型道采用多层外延生长和沟槽再填充的方法在SiC漂移层中形成深p型和n型柱，此外还有一种采用新型电荷平衡漂移层(CB)架构作为超级结的替代解决方案。2020年，美国通用电气公司研究中心4.5kVSiC电荷平衡MOSFET，其在25℃下的比导通电阻为10mΩ·cm2(比SiC单极型器件的极限值低20%)。该器件采用一个独特的可扩展的漂移层架构(在漂移区中形成三层p型埋层的电荷平衡区)用于高压开关，以替代超级结器件结构的解决方案。测试结果表明，该器件在2.8kV和正向电流密度为50A/cm2条件下成功实现双脉冲为了具有稳定的雪崩击穿性能，器件终端的击穿电压应高于有源区的击穿电压以便分散击穿电流。但SiC超级结器件的终端设计鲜见报道，因为需要对p区或n区尺寸进行更精确的控制，通过大学和技术国家研究所(AIST)的T.Masuda等MOSFET的具有较强工艺鲁棒性的终端设计。基于杂漂移层和电流分散层(掺杂浓度超过1×1017cm－3)，采用了双减少表面结终端扩展(DR-JTE)结构作为该器件的新终端。模拟结果表明，JTE等终端相比较，具有优越的击穿能力和极强的工艺鲁棒性，可用于所有具有高掺杂浓度的4H-SiC超级结器件。超级结结构可以更有效地减小具有厚的漂移层的高电压类SiCMOSFET的比导通电的SiCSJMOSFET中实现了超低的比导通电阻，该器件具有全超级结结构，在室温下比导通电阻为赵正平:SiC电力电子学产业化技术的创新发展===============================================mcm抑制注入水平，该器件在室温和175℃下具有较少的反向恢复电荷。基于这些优势，该超级结器件用于半桥同步整流时具有优异的总功率损耗性能。SiCMOSFET的发展需解决两个问题。其一是器件的沟槽结构比Si器件的更复杂，其氧化层内的电场强度较高，且器件的小型化和性能的进一步提高也会出现JFET电阻增加的问题。其二是SiC器件有很大的漏源泄漏电流，这是由于衬底缺陷、本丰田汽车公司的H.Takaya等人[29]报道了在高温下具有低比导通电阻的4H-SiC沟槽MOSFET，该采用自对准工艺在沟槽之下形成2.4μm间隔的深p型层(接地电位)结构。该底部p型层承受了电场使得高电场强度不会施加于栅氧化层，从而确保了栅氧化层的可靠性。通过增加p区的深度，漏源的击穿电压也得到提高。通过在体p型层下方增加一个n型层(n型电流分散层)使体p型层与底p型层之间的JFET电阻下降。同时采用了双漂移外延层结构减小底部p型层之间的JFET电阻。为了减小漏源泄漏电流，减少高电场部分的离子注入缺陷数量十分重要。实验结果表明，该器件的击穿电m·cm2和2.04mΩ·cm2，阈值电压为的降低与器件的SiC/栅介质层的界面质量密切相关，需要对其进行重大的改进以解决过低的反型沟采用热氧化生长的SiO2栅氧化层。由于宽带隙的SiC和存在于界面的C原子，该氧化工艺会产生较陷阱密度的常用策略是采用后氧化退火工艺提高沟道迁移率。然而，这些基于NxO的退火工艺会导致阈值电压不稳定。2020年，瑞士ABB电网有限率SiCMOSFET。采用高k栅堆栈技术显著降低了界面态密度，使该器件具有优异的阈值电压稳定性。研究结果表明，在静态特性表征中作为起始栅电压及栅压扫描速率的函数的阈值电压几乎没有发生漂移。此外，器件的动态开关测试结果显示在初始栅电压大于－12V的条件下，阈值电压几乎没有发生变化。SiCMOSFET的一个重要缺点是在栅氧化层和体SiC之间的电子迁移率极低。4H-SiC的体迁移率约为1000cm2·V－1·s－1，器件沟道迁移率较低是由于电子俘获、库仑散射、表面粗糙度散射和声子散射等限制因素造成的。为了减少由高界面态密度引起的载流子散射，采用了各种工艺，如化后氮化。尽管这些工艺可在某种程度上降低界面态密度水平，但界面上的高横向电场仍然限制了沟TKato人[31]报道了基于FinFET效应的55nm超窄体SiCMOSFET。该器件具有水平传导的横向沟槽，采用一个被沟槽壁夹在中间的超窄体(UNB)沟道设p沟道的体宽度设计得非常狭窄，以避免在其体内形成任何耗尽区。该结构类似于SiFin-FET，器件沟道区的体宽度为55nm。由于沟道中能带的弯曲形成横向电场，当沟道两边的栅完全对称时，在体反型中心的横向电场的理想值为零，即在沟道中间来自每个边栅的电场相互抵消，使迁移率得到了改善。在漏源电压为30V的条件下，该器件与传统MOSFET的漏极电流分别为1.27μA和0.11μA。UNB结构使载流子的迁移率显著增MOS反型层的电子迁移率约为Si的1/10，这严重限制了阻断电压低于约1000V的SiC功率MOSFET的等人[32]报道了三栅MOSFET:一种新的垂直结构的4H-SiC功率晶体管，其具有多个亚微米FinFET沟道。该FinFET结构增加了MOS反型层的载流宽度而不增加器件面积，从而减小了沟道比电阻。该结构特别适合于SiC器件，通过该结构性的新设计可使沟道比电阻减小至传统平面双扩散MOSFET提高SiCMOSFET可靠性的技术进步和创新主要包括:栅氧化层优化、功率循环试验影响因子的确定、短路特性和鲁棒性、抗浪涌电流和抗雪崩强度的提高等。其中对于栅氧化层可靠性的研究与技术创新有:器件性能和栅氧化层保护之间的折中设赵正平:SiC电力电子学产业化技术的创新发展===============================================MOSFET;栅氧化层在正、负栅偏置在阶梯形递增条件下的可靠性。影响SiCMOSFET可靠性的一个关键参数是栅电压。一方面，选择高的栅电压可减小导通电阻并改善器件的导通性能;另一方面，高栅电压会导致栅氧化层中应力更高，可能使器件寿命减少。减小栅电压可能会增加栅氧化层的寿命，但器件的性能会受影响，两者必须折中考虑。2020年，英国华MOSFET的性能及栅氧化层保护之间的折中设计。电压降额10%将使导通电阻增加10%，导通开关能量平均增加7%，而关断开关能量不受影响。SiCMOSFET的导通损耗具有低温度敏感性，由于栅电压降额引起的结温上升是微不足道的，不像Si器件，其导通电阻随温度上升十分明显。负载电流和开关频率会影响栅电压降额的有效性。减小栅驱动输出阻抗能弥补高开关频率下的栅电压降额，减少总损耗，这对于保护栅氧化层和加强可靠性十分重要。2020年，美国北卡罗莱纳层的器件在Vg=15V时，其比导通电阻比Vg=总开关损耗相同。在Vg=10V下的27nm器件的短路失效时间比Vg=20V下的55nm器件的更长(约为1.5倍)。通过将栅氧化层厚度从55nm减小到27nm，可以使器件在短路能力和比导通电阻之间得到更好的折中。在SiCMOS结构中氧化层厚度的设计对于传导损耗以及半导体功率器件的开关行为和整体的可靠性是至关重要的。2021年，RBMast等人[35]报道了梯形递增的条件下，器件栅氧化层的可靠性。阶梯形递增栅偏压(SSGB)试验结果表明，1.2kV沟MOSFETV和－55V时，与应力电压极性相关。在正SSGB试验的10个失效样本中有三个特征为外在失效。具有平面栅氧化层结构的1.2kVSiCMOSFET在两种极性栅偏压下达到失效时的电压为39V，且没有外TDDB之前发现器件阈值电压显著增加。阈值电压的漂移将影响器件的输出特性，对沟槽MOS结构的影响更显著，在击穿前的中间测量中发现其漏极寿命时应考虑由于源漏导通电阻增加引起的阈值电压漂移，否则会导致预估寿命偏长。对6.5kV电压等级的三个原型功率模块进行了正、负直流高温HTGB试验的3000h内没有一个试验器件达到TDDB。在25V的正电压应力下无正偏压温度不稳定性(PBTI)，在负栅偏置为－10V下也未观察到由负偏压温度不稳定性(NBTI)导致的大的漂移。在正SSGB试验中施加39V栅电压时，两个半桥模块系统均发生了TDDB，表明来自同一制造商的T化层厚度。在功率循环试验方面的研究包括:热应力对SiC功率MOSFET性能退化的影响;器件设计对在不同温度变化下器件功率循环能力的影响;短路退化对器件在加速循环试验中的老化过程的影响。SiCMOSFET的可靠性是其被广泛应用的关键因素。研究人员对SiCMOSFET在循环试验中出现的键合引线、焊料层和芯片的退化已开展了很多分析研究。SiCMOSFET在循环试验中的失效机制对平均温度(Tjm)和温度摆幅(ΔTj)等热应力十分敏感，但不同的Tjm和ΔTj对芯片或封装的退化en人[36]通过功率循环试验研究了热应力对SiC功率MOSFET性能退化的影响。通过对键合引线阻抗和结－壳热阻的监控及老化过程的分析来评估Tjm和ΔTj对键合引线和焊料层老化的影响。在所设计的热电应力下，SiC芯片无退化。试验结果表明，键合引线退化先于芯片焊料层和键合引线的剥离，可认为是最终的失效机理;在更高的Tjm和ΔTj下，器件更容易失效并会以更快的老化速率退化;更高的Tjm和ΔTj都会减少寿命循环的次数。此外，还发现SiCMOSFET的寿命循环次数与ΔTj呈近似指数关系。通常认为，SiCMOSFET的一些设计参数如芯片尺寸与厚度、键合引线的直径与数量等对器件的功率循环能力均有影响。这些因素对Si器件的影响已在成熟的寿命模型中被量化。2020年，赵正平:SiC电力电子学产业化技术的创新发展===============================================设计对SiCMOSFET在不同温度变化下的功率循环能力的影响。为此，他们采用两种不同设计的器件在60~120K的温度变化范围内进行了多个功率循环试验。结果显示，虽然两种器件有非常相似的额定电参数，但其表现出明显不同的寿命曲线。功率循环的能力受设计的影响很大，两种设计的失效周期对结温波动的敏感性差异很大。芯片更薄、键合引线更粗的器件在高温度波动时表现出较低的功率循环能力，但在低温度波动时表现出更高的功率循环能力，温度波动使得循环能力降低，而失效前的循环次数与ΔTj强相关。SiCMOSFET芯片具有较小的面积和较高的电流密度，给SiC基的电力电子转换器的可靠性带来巨大的挑战。其中，SiCMOSFET的短路特性和鲁棒性已逐渐引起研究者的关注，成为SiCMOSFET的重要研究内容之一。在短路特性和提高鲁棒性方面的研究和技术创新有:双沟槽器件的短路失效机理研究;短路失效的软、硬故障模式的功能分析和结构表征;器件短路期间栅极和漏极泄漏电流的研究;载流子寿命对器件短路鲁棒性的影响;SiC超级结MOSFET优良的短路性能的分析;具有阶梯形状的p基区的4H-SiCMOSFET短路鲁棒性的提高;可减轻器件短路退化的在SiO2/Al栅电极上采用银烧结薄铜箔的前端封装设计方法。道了650VSiC双沟槽MOSFET的短路失效机理。实验结果表明，该器件存在两种主要的短路失效模式:栅氧化层破裂和热失控的失效。当直流母线电压为200V时，器件出现由栅氧化层破裂引起的失效。当漏源电压增加到300V时，器件的损坏是由沿着栅的热失控的失效引起的。栅氧化层破裂是短路实验中常见的失效机理，与栅脉冲的长短无关。SiCMOSFET在大型市场中的应用，包括恶劣工况和可靠性敏感的环境的需求迅速增长，如汽车和航空电子设备。在这些应用中，尤其是在电力驱动的情况下，一个关键的可靠性要求是器件的短路承受进行了功能分析和结构表征。发现器件存在两种短路失效模式:由漏极到源极的开路(FTO)造成的器件失效为软故障模式，而由漏极到源极的短路MOSFET的特性使其在短路期间存在更高的电热应力水平，而器件与电热有关的参数，如阈值电压和导通电阻，存在离散性，因此，在并联的多芯片结构中可能发生相当不均匀的退化，但单一芯片结构也存在FTO类型的失效。研究结果表明，栅电流可有效监控短路应力下随之发生的器件退化，评估损伤的积累，并判断器件的退化是可逆的还是永久的;FTO与栅极结构的退化密切相关，栅极和源极终端之间发生短路的区域相对远离有源胞。该研究成果与分立器件和多芯片功率模块(包括多个并行连接的芯片)的应用均相关。在SiCMOSFET的短路事件中，极端的温度最终会引起显著的漏极泄漏电流，该电流具有正温度系数，一旦达到临界值将会导致热失控的发生。此外，在短路事件中也会出现栅极泄漏电流，其在栅电阻上产生的压降会导致栅源电压的大幅下降。2020年，德国多特蒙德T间的栅极和漏极泄漏电流进行了研究，器件短路期间无法忽略的漏极泄漏电流最终将导致器件的损坏。在漏源电压较低的工作点，还可以观察到另一可表现为漏－源击穿或栅－源介质的退化。即使短路电流关断之后，漏极泄漏电流的功耗仍足以引起器件局域温度的增加，其结果是发生延迟的热失控。第二种缺陷会影响栅介质，发生短路时，在低漏源电压下，栅极泄漏电流更加明显。为了提高SiCMOSFET的短路强度，理解限制其短路能力的泄漏电流的相关物理机制十分必要。2020年，瑞世联邦理工大学的B.Kakarla等人[41]研究了SiCMOSFET的短路鲁棒性和载流子寿命。SiCMOSFET短路工作时会引起与其泄漏电流有关的热失控。为此，该研究提出了器件在短路期间模拟泄Read-Hall(SRH)机理所导致的载流子寿命对SiCMOSFET的短路性能影响很大，其取决于外延层中的缺陷和工艺所引起的损伤。他们还研究了载流子寿命与温度及电场的相关性，以及表面复合速度及由于快速短路保护技术的发展，使器件可能在其整必要考虑重复发生的短路事件对SiCMOSFET剩余赵正平:SiC电力电子学产业化技术的创新发展===============================================速循环试验中对器件老化过程的影响。试验采用1.0kV/22A的SiCMOSFET，在加速功率循环试验过程中，增加不同次数的短路重复试验，以对重复短路事件的影响进行具体评估。试验结果表明，栅极泄漏电流随着短路重复次数的增加而增加。在功率循环试验中，由短路退化引起的导通电压越高，器件相比其初始条件会承受更高的温度变化，为此老化过程会被加速且与短路的重复次数相关。在功率逆变器应用如电机控制中，在发生过载或短路事件时功率开关器件必须具有能够安全关断的能力。在一般情况下，器件的短路能力会随着比导通路性能，该器件具有1.2kV级的沟槽栅结构。实验结果表明，超级结结构器件相比传统U型槽MOSFET(UMOSFET)，可以更好地权衡比导通电阻与短路能力性能，尤其是在较高的温度下间的距离更大，经实验证明了这一距离的增加可使器件短路能力有所提升。短路鲁棒性数据可提供关键信息用于评估4H-SiCMOSFET栅极驱动电路的sMOSFET看，为了预留足够的时间使栅极驱动器可对MOSFET进行检测和关断，在额定电源电压下SiCMOSFET必须至少有3μs的生存能力。因此，短路时间成为评估器件短路能力的标准。2020年，国芯半导体科技有限公司的X.X.Gao等人[44]对具有阶梯形状p基区的4H-SiCMOSFET的短路鲁棒性进行了研究。将阶梯形状p基区的结构引入1200V的4H-SiCMOSFET，p基区的形状和掺杂分布通过软件工具优化设计，p基区的第二阶梯宽度为3μm、第二阶梯的结深为2.1μm。将该结构引入器件后，短路时间提高到4.7μs，比传统结构器件延长了Vp区结构使SiC中最高温度的位置向下移动了0.6μm，远离了栅氧化层，将栅氧化层中的最高温度降低至38.7℃。该结构的器件在175℃下的预期使用寿命中可以承受多次短路事件，非破坏性短路所引起的退化仍然不可避免，其表现为栅极泄漏电流增加及更高的导通电阻，这将会影响器件的长期可靠运行，因此，需要研究一个合理的方法来。仿真结果表明，在SiO2/Al栅电极上采用银烧结薄铜箔的前端封装设计，可以有效减轻这种短路退化。其原因主要有两个方面:首先，较小的温升可使铝金属化重组合较弱;其次，通过降低SiO2介质的应力减小其产生裂缝的风险，进而避免熔铝流过裂缝，减小因栅极和源极之间形成导电路径所导致的栅极泄漏电流增加的可能。在提高SiCMOSFET抗浪涌电流能力方面的研究和技术创新有:在多次浪涌电流应力下器件的体二极管的双极退化机理;商用器件的单脉冲和多次浪涌电流实验的可靠性分析;可缓解由基面位错引起的退化的集成肖特基整流二极管技术;可消除双极退化的嵌入低势垒二极管的SiCMOSFET;可同时减小比导通电阻和延长短路时间的嵌入SBD的的体二极管和SiCSBD的抗浪涌电流能力的比较评体二极管的抗单脉冲浪涌电流强度的实验研究;新D6.5kV器件的抗浪涌电流能力的影响。对于SiCMOSFET的短期可靠性问题，如短路、浪涌等，研究人员已进行了大量的研究工作，但对其长期可靠性或器件退化的表现却关注较少。SiCMOSFET通常工作在单极条件下，但当电流通过体二极管时可能发生双极退化。体二极管是一个pin二极管，在大电流下器件的工作机制为电导调浙江大学的Z.Y.Zhu等人[46]报道了在多次浪涌电流应力下4H-SiCMOSFET中体二极管的退化。在个浪涌脉冲之后，对被测器件中体二极管的静态特性和反向恢复瞬态进行测量，以监测电参数变化。赵正平:SiC电力电子学产业化技术的创新发展===============================================在上百次应力循环后，观察到体二极管的电阻增加及反向恢复电荷减少。由于未观察到明显的阈值电压变化，表明器件栅氧化层没有发生退化。基于对体二极管和MOSFET的电阻分量的分析，证明双极退化是导致MOSFET退化的机制。将肖特基二极管集成于DMOSFET元胞中可以缓解由基面位错引起的退化。SiCMOSFET的可靠性测试方法主要包括对短路能力、雪崩能力、抗浪涌能力和长期可靠性的测试。而作为续流二极管，在工作时间内体二极管内会产生瞬变电流峰值，因此，有必要对SiCMOSFET体二极管的过载能力进行测试。2020年，全球能源互联网研究院有限公司的H.Wu等人[47]报道了对商用SiCMOSFET的单脉冲和多次浪涌电流实验的可靠性分析。结果表明，在额定电流水平下，相比于沟槽栅SiCMOSFET中的体二极管，平面栅SiCMOSFET中的体二极管表现出更好的抗浪涌能力。试验中，上百次的脉冲周期之后观察到电气参数的退化，考虑其退化机制为双极退化法商业化的一个主要技术问题与SiC厚外延层中高密度的基面位错相关。器件在第三象限工作时，基面位错形成肖特基型堆积层错并俘获来自SiCDMOSFET的本征pin二极管注入的少数载流子。在DMOSFET元胞中集成SBD可以缓解由基面位错daresan面积为0.43mm2的器件显示完全多数载流子在第下观察到清晰的少数载流子注入以及导通压降从正到负时温度系数的相应变化。从2kV/40A开关测量中提取的反向恢复电荷为380nC，与在相同器件的栅极电荷测量中的提取值接近。器件可靠性可通过在1200V直流环节电压下2.6J的单脉冲雪崩中国电子科技大学的X.C.Deng等人[49]报道了具有增强第三象限和开关性能的嵌入了低势垒二极管(LBD)的SiCMOSFET。该器件的开启电压为体二LBD基区中存在耗尽电荷，该器件中从JFET区到于减小了栅与漂移区的重叠面积，该器件与传统Ron，sp为比导通电阻)与传统MOSFET相比分别提储公司的H.Kono等人[50]通过单胞尺寸的减小和内部电阻的优化实现了1.2kV级的嵌入SBD的SiCMOSFET的比导通电阻与短路鲁棒性更好的折中。他们研究了减小单胞尺寸和JFET宽度对该器件静态及动态特性的影响。优化后的器件与传统设计相比，比导通电阻减小了39%，开关能耗降低了16%。同时还研究了比导通电阻与短路耐受时间之间的权衡。一般来说比导通电阻的减小会导致短路耐受能力和反向传导能力的降低，但该优化后的器件具有较低的正向电压降和短路耐受能力，这些结果表明经适当优化可以同时减小比导通电阻和提高短路耐受时间。在提高抗雪崩能量强度方面的研究和技术创新有:器件在单脉冲雪崩应力下的失效机理(寄生域);SiCMOSFET的安全工作区(SOA)试验方T未钳位电感开关(UIS)失效机理。在未钳位的电感负载应用中，存储在电感中的能量会转储进入关断时的器件。为了解器件在失效之前可承受的雪崩能量，需要对其单脉冲雪崩强度对SiC功率MOSFET在单脉冲雪崩应力下的失效机理进行了实验研究。结果表明，该器件的失效结温过对具有实际芯片布局的典型寄生BJT导通模型进行分析发现，单脉冲雪崩失效机理可能是器件在高结温下有足够的漏极电流开启寄生BJT。对从UIS实验前、后的输出和转移曲线中提取的静态特性进行比较发现，该单脉冲雪崩失效机理仅是部分因素。在光学显微镜下观察被脱模后的失效被测器件，发现高、低雪崩电流条件下的失效点存在差别，可能还存在导致器件失效的不均匀的小区域。MOSFET的单脉冲雪崩可靠性的实验研究。实验结位面积的最大雪崩能量至少是沟槽MOSFET的8赵正平:SiC电力电子学产业化技术的创新发展===============================================倍。基于击穿条件下的pn结电压与电流之间的理论关系以及典型的Cauer热网络模拟对结温进行估算，结果表明，在实验条件下器件的最高结温可达有足够宽的安全工作区非常重要。无负载短路模式开关(USCS)和UIS试验是公认的用于评估模块安全工作区的典型试验，偶尔也用于对SiIGBT、UIS试验和USCS试验进行SiCMOSFET安全工作试验中保持相同的短路时间宽度的状态较稳定，为此将其定义为评估短路安全工作区(SCSOA)的指标，并与评估SiIGBT安全工作区的UIS试验进行比较。从能量耐力的角度，考虑到峰值电流密度与耐力能量密度是相关的，UIS和USCS试验具有安全工作区边界是非常必要的，以便用最小的代价能会导致电压峰值，迫使MOSFET在雪崩模式下系统的稳定运行，理解各种条件下MOSFET雪崩的K.L.Yao等人[54]采用电－热－机械应力分析对1.2kV沟槽SiCMOSFET的UIS失效机理进行了研最大可耐受UIS能量密度(Eava)对负栅偏置依赖性更小，而双沟槽MOSFET的Eava会随更大的负栅偏置而明显下降。此外，在失效的非对称沟槽MOSFET芯片表面观察到一个明显的融化坑，而在失效的双沟槽MOSFET芯片表面上没有损伤。UIS失效后，不对称沟槽MOSFET的所有三个终端均相互短路，表明是典型的UIS金属化失效。然而，在双沟槽MOSFET中主要是栅漏电阻的短路，表力的TCAD仿真，确认非对称沟槽MOSFET的UIS失效完全是由于金属化。与非对称沟槽结构不同，在UIS瞬态时双沟槽结构无法抵御栅沟槽底部的高电场。此外，计算表明双沟槽MOSFET的机械应力太低不会导致机械失效。因此，双沟槽MOSFET的UIS失效是由栅沟槽底部的高电场引起的。在实际用于变换器应用之前，体二极管的强度和可靠性仍然是令人担忧的问题。在某些故障条件下，功率二极管需要忍受高密度的浪涌电流应力。已有关于SiCDMOSFET的体二极管和SiCSBD的抗浪涌电流能力及退化机制研究的报道，然而，SiCJMOSFET在浪涌电流应力下的可靠性仍不清道了SiCJMOSFET和SiCDMOSFET的体二极管以及SiCSBD的抗浪涌电流能力的比较评价。结果JMOSFETDMOSFETSiCSBD。和SiCDMOSFET结构可靠性的关键因素。在80%浪涌电流限制下，10000次重复的浪涌电流应力之重复的浪涌电流应力下更有可能退化。在兆瓦级应用如高压直流、牵引变流器和工业驱动器等应用有力竞争者。利用MOSFET的体二极管或反向沟道，有可能使功率模块中的电流密度得到提高，而不需要额外反向并联SiCJBS二极管，使管壳中可封装更多的MOSFET芯片。而满足这类应用的故障处理要求，如抗浪涌电流能力成为关键的决定性MOSFET的抗浪涌电流的能力。测试了该MOSFET的体二极管及沟道在第三象限工作的性能。静态测量结果表明，具有较小的元胞间距(14μm)的器件相比更大元胞间距(21μm)的器件可提供更低的电压降。10ms半正弦浪涌测量显示，相比第三象限工作的沟道，体二极管具有更优异的性能。与最先进的Si技术比较表明，该6.5kVMOSFET符合典型的浪涌电流要求范围(正常漏极电流的10倍)。尽管未观察到该器件的退化，但仍有必要通过重复的浪涌电流脉冲应力试验以评估6.5kVMOSFET中体二极管的长期可靠性。发现由于器件的体二极管在浪涌电流的高应力下发生穿通致使栅极和源极之间的短路，进而导致SiCMOSFET的失效。因此有必要进一步研究栅偏置和冷却环境对器件抗浪涌电流强度的影响。2020年，浙江大学的单脉冲浪涌电流强度进行了研究。使用器件为商用MOSFET(650V/21A)。尽管数据表中给出的推荐关断电压为－5V，但它不足以帮助改善赵正平:SiC电力电子学产业化技术的创新发展===============================================抗浪涌强度。实验结果表明，更好的冷却环境对体二极管的抗浪涌电流能力无贡献。在所有被测器件中，栅极的首次击穿均发生在漏极和源极终端之间的短路之前。并且平面和沟槽MOSFET均可以承受其额定电流的3~4倍的峰值电流。基于对漏极和源极终端之间电阻的分析和绘制的浪涌I-V的轨迹，可对体二极管的I-V特性曲线进行监测，并观察到由pn结损伤引起的漂移。由于半导体器件的失效和退化与半导体器件结温的变化密切相关，因此必须对结温进行准确的监测，在将来的健康管理等人[58]报道了一种新型实时的SiCMOSFET结温分析了负载电流和直流母线电压对提取SiC所提取的SiCMOSFET准阈值电压的灵敏度为布局对6.5kVSiCMOSFET的抗浪涌电流能力的影形)布局对提高抗浪涌能力的设计不敏感，因此该布局难以用于更高额定功率的器件设计。相比之下，在不同单胞中的沟道和体二极管模式中，原子点阵布局具有最好的抗浪涌能力，由于增加了pn二极管的面积，使其在兆瓦级应用中更有吸引力。然而，由于更强的JFET效应，这种布局需要更大的尺寸或采用n型JFET来折中设计。另一方面，如果可以忍受较低的抗浪涌能力，条状布局已足够ms的单脉冲，其至少可以抑制超过20倍的导通电流。目前SiCMOSFET是SiC技术产业化的主流器件，而具有双极器件特征的SiCIGBT和SiCGTO正处于工程化的开发阶段，其共同的发展特点是具有电导调制效应和较低的导通损耗，n沟道的器件正在快速发展中，且在高压大功率电力电子应用方面具有潜力。近几年SiCIGBT在SiCn沟道IGBTSiC单晶等方面的技术创新有:基于多芯片15kV/40ASiCn-IGBT的中压三相变换器应用;超高压道SiCIGBT;采用载流子寿命增强工艺的具有低比导通电阻的超高压4H-SiCn沟道IGBT;用于4H-SiCn沟道IGBT的高质量、低电阻率Φ100mmp传统的中压高功率变换由SiIGBT实现，其最高额定电压为6.5kV。为了给瞬态变化留有余量，在关断电压大于3.5kV的变换器中，需要将这些IGBT串联以满足额定电压要求。在此电压下，当开关频率大于500Hz时，非常大的关断电流拖尾使6.5kVSiIGBT的损耗显著增加，导致复杂的热SiIGBTSiCn-IGBT的中压三相变换器的功率损耗。该研究基于新开发的多芯片SiCIGBT的三相变换器，该模块包含两个并联的15kV/20ASiCIGBT芯片以JBS二极管以保证IGBT的额定电压，并与IGBT芯片反向并联以构成电流双向二象限开关。他们重点研究了这些器件在不同工作条件下用于三相变换器时的热行为，并通过器件的开关特性和正向特性、连续的热运行测试和PLECS/COMSOL多物理场仿真等进行解释。发现4.16kV中压电网完全连接运行的功率损耗估计值与误差最小的9.6kW下的实器件在高功率和高开关频率下的热性能进行评估。该三相三电平中点钳位(3L-NPC)变换器的最大运行功率受限于每个三电平端子的最高结温，这是关键的参数。由于通过端子的损耗分布是不均匀的，因此采用结温及总变换器损耗两个参数一并进行分析，并给出了结温误差估值。在4.16kV电网电压和8kV直流母线电压下，所开发的并网转换40ASiCIGBT的最高工作结温为175℃。在加热平台上采用双脉冲测试(DPT)验证了15kV/40AIGBT和高压SiCMOSFET相比具有较小的传导损耗，表明其非常适合在大功率和高温下工作。在高达8kV的中压直流母线和9.6kW功率条件运行下给出了器件在双有源桥式(DAB)变换器应用中用15kV/40ASiCIGBT的赵正平:SiC电力电子学产业化技术的创新发展===============================================三相变换器在各种工作条件下的热性能评估都令人满意(最高结温≤175℃)，并开拓了采用这种SiCIGBT变换器在高功率密度中压领域的应用。制造SiCp-IGBT更容易，但研究人员通过采用各种衬底去除和研磨工艺已经成功制备出了n-IGBT。对于特高压IGBT，为实现导通状态下充分的电导调制，需要长的载流子复合寿命，已经证明在n型和p型厚外延层中该寿命大于10μs，因此有必要研究特高压IGBT的性能并确定每种器件的应用空道和p沟道IGBT的性能权衡，并采用详细的二维数值模拟方法进行了量化。模拟结果表明，对于给定的载流子寿命，n和p沟道IGBT的静态导通性下降，加上在4H-SiC中电子和空穴迁移率的各向nIGBTpIGBT更优越的关断特性，这导致在4H-SiCn-IGBT在开关损耗和传导损耗之间具有更好的平衡。对于n-IGBT，更小的晶体管增益还导致更高的动态雪崩电压，因此其反向偏置安全工作区(RBSOA)也更大。这些结果说明，虽然由于目前缺少p型衬底使制造4H-SiCn-IGBT更加困难，但较低的开关损耗和更好的强度使其成为超高压应用的更有吸引力的选择。SiC-IGBT适合于高压大电流的应用。对于紧凑、高效的电源变换器，开关损耗的最小化至关重要。因此，对SiC-IGBT动态行为的表征和获得更快的开学和技术研究所的K.Koseki等人[62]对具有超快开关性能300kV/μs的中压n沟道SiC-IGBT的动态行为进行了研究。在4H-SiC的碳面上制备了反向VnSiCIGBT线电压5kV的双脉冲测试和电感负载观察器件的动态行为。发现栅极驱动电路的电流通路从主电路实现分离，对于安全稳定运行至关重要。他们成功开发了栅极驱动电路与主电路相隔离且具有超快开关速度的新功率模块，在接近150kW(5kV，30A)的高功率下工作确认了调制功率模块的稳定性。模块具有较低的栅电阻，导通和关断时分别为10Ω和1.1Ω;超快的开关速度，导通瞬态时开关损耗，导通损耗和关断损耗分别为3.0mJ和3.6mJ。通过实验证实了增加开关速度与降低开关损耗的优势。由于空穴迁移率远低于电子迁移率，p沟道IGBT中p型漂移区的导通电阻远大于n沟道IGBT的，因此n沟道IGBT在实际使用中具有更高的价值，特别是在大电流应用和低频开关应用了采用载流子寿命增强工艺的低比导通电阻和超高压的4H-SiCn沟道IGBT。通过150μm厚的n型漂移层和多场环终端实现了15kV的关断电压;采用热氧化工艺的载流子寿命增强工艺将载流子寿命增加到3.05μs，以提高正向传导特性。有源区面m下，芯片的正向压降为5.4V，栅偏置20V下的集电极电流密度为55A/cm2，在此工作点的微分比导通电阻为21.2mΩ·cm2。n沟道SiCIGBT的制备需要具有较低电阻率的p型SiC晶圆。虽然已有一些关于p型SiC生长的报道，但是，通过PVT方法生长p型4H-SiC仍有挑战:如在重掺p型SiC模拟和实验相结合的方法研究了p型SiC的生长。采用VRTM-PVTSiC软件进行数值仿真计算，研究了坩埚中的温度场和生长气体的流动传输。为了确保铝掺杂物的连续释放，需要较低的生长温度，以避免在早期生长阶段铝掺杂物的集中释放。此外，以使晶体有合理的生长速率。通过对动态材料输运路径的系统研究，发现掺杂源的位置是确保不同生长阶段Al源均匀释放的关键。基于以上研究，采mpcm－3。拉曼光谱结果表明，该p型SiC完全为4H-SiC而没有其他异质多型的电阻率图谱结果表明，最低电阻率为0.30Ω·cm，赵正平