ch3 组合逻辑电路

3组合逻辑电路3.1小规模集成电路构成的组合电路3.2中规模集成电路及其应用3.3组合逻辑电路中的竞争和冒险组合逻辑电路的一般框图Zi=f(X1,X2,…,Xn)(i=1,2,…,m)工作特征:

组合逻辑电路工作特点:在任何时刻，电路的输出状态只取决于同一时刻的输入状态而与电路原来的状态无关。关于组合逻辑电路结构特征:1、输出、输入之间没有反馈延迟通路，2、不含记忆单元一、组合逻辑电路的特点二、组合电路逻辑功能的表示方法真值表，卡诺图，逻辑表达式，时间图(波形图)三、组合电路分类①

按逻辑功能不同：加法器比较器编码器译码器数据选择器和分配器只读存储器②

按开关元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI3.1小规模集成电路构成的组合电路3.1.1组合电路的分析一、分析方法逻辑图逻辑表达式化简真值表说明功能分析目的：①

确定输入变量不同取值时功能是否满足要求；③

得到输出函数的标准与或表达式，以便用MSI、

LSI实现；④

得到其功能的逻辑描述，以便用于包括该电路的系统分析。②

变换电路的结构形式(如：与或与非-与非)；三、组合逻辑电路的分析举例[例]分析图中所示电路的逻辑功能1.表达式2.真值表ABCY000001010011ABCY100101110111110000003.功能判断输入信号极性是否相同的电路—符合电路ABC&&≥1[解]例试分析下图所示组合逻辑电路的逻辑功能。解：1.逻辑表达式X=A2.真值表X=A真值表111011101001110010100000CBAX00001111Y00111100Z01011010这个电路逻辑功能是对输入的二进制码求反码。最高位为符号位，0表示正数，1表示负数，正数的反码与原码相同；负数的数值部分是在原码的基础上逐位求反。3.逻辑功能真值表111011101001110010100000ZYXCBA0000111100111100010110103.1.2组合电路的设计一、设计方法逻辑抽象列真值表写表达式化简或变换画逻辑图逻辑抽象：①根据因果关系确定输入、输出变量②状态赋值—用0

和1

表示信号的不同状态③根据功能要求列出真值表

根据所用元器件(分立元件或集成芯片)的情况将函数式进行化简或变换。化简或变换：①设定变量：二、设计举例

[例]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解]输入A、B、C

，输出Y②状态赋值：A、B、C=0表示输入信号为低电平Y=0表示

输入信号中多数为低电平(1)逻辑抽象A、B、C=1表示

输入信号为高电平Y=1表示

输入信号中多数为高电平

[例]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解]③列真值表(2)写输出表达式并化简最简与或式最简与非-与非式ABCY00000101001110010111011100010111二、设计举例二、设计举例

[例]

设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。[解](3)画逻辑图—用与门和或门实现ABYC&&≥1&—用与非门实现&[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](1)逻辑抽象输入变量：1--亮0--灭输出变量：R（红）Y（黄）G（绿）Z（有无故障）1--有0--无列真值表RYGZ00000101001110010111011110010111(2)卡诺图化简RYG010001111011111[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](3)画逻辑图&1&&&11≥1RGYZ3.2中规模集成电路及其应用3.2.1编码器3.2.2译码器3.2.3数据分配器和数据选择器3.2.4数值比较器3.2.5加法器3.2.1编码器（Encoder）编码：用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）二进制编码器二—十进制编码器分类：普通编码器优先编码器2n→n10→4或Y1I1编码器Y2YmI2In代码输出信息输入编码器框图一、二进制编码器用n

位二进制代码对N=2n

个信号进行编码的电路3位二进制编码器(8线-3线)编码表函数式Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7输入输出

I0I7是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。输入输出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二进制编码器I0I1I6I7Y2Y1Y0I2I4I5I3函数式逻辑图—用或门实现—用与非门实现Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y22.C304普通编码器

C304是一种CMOS型二-十进制普通编码器，逻辑图如图3.13所示。优先编码：允许几个信号同时输入，但只对优先级别最高的进行编码。优先顺序：I7I0编码表输入输出

I7I6

I5I4

I3

I2I1

I0Y2Y1

Y01

11101

11000

1

101000

11000000

101100000

1010000000

10010000000

1000函数式3.3位二进制优先编码器输入输出为原变量逻辑图输入输出为反变量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I08-3线优先编码器74LS148的示意框图、引脚图3.集成电路编码器3.2.2译码器（Decoder）编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器(BinaryDecoder)

输入n位二进制代码如：2线—4线译码器3线—8线译码器4线—16线译码器A0Y0A1An-1Y1Ym-1二进制译码器……输出m个信号m=2n1.3位二进制译码器(3线–8线)真值表函数式A0Y0A1A2Y1Y73位二进制译码器…00000001

000000100000010000001000000100000010000001000000100000000000010100111001011101113线-8线译码器逻辑图000—输出低电平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112.集成3线–8线译码器

--74LS138引脚排列图功能示意图输入选通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY774HC138(74LS138)集成译码器3.二进制译码器的级联两片3线–8线4线-16线Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1低位Y710工作禁止有输出无输出1禁止工作无输出有输出07815三片3线-8线5线-24线（1）（2）（3）输出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全为174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y8Y7Y15A0A1A2A3A4………………1

在译码器的输出端加一个与非门，即可实现给定的组合逻辑函数.试用74LS138译码器实现逻辑函数。若A2=A，A1=B，A0=C，则功能特点：输出端提供全部最小项电路特点：与门(原变量输出)与非门(反变量输出)4.二进制译码器的主要特点二、二-十进制译码器(Binary-CodedDecimalDecoder)将BCD

码翻译成对应的十个输出信号集成4线–10线译码器：744274LS42半导体显示(LED)液晶显示(LCD)共阳极每字段是一只发光二极管三、七段显示译码器数码显示器aebcfgdabcdefgR+5VaDCBA+VCC+VCC显示译码器共阳bcdefg00000000001000100101001111001001000110100010101100000110100110001001000100000—低电平驱动011100011111000000000010010000100共阴极abcdefgR+5VaDCBA+VCC显示译码器共阴bcdefg—高电平驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd驱动共阴极数码管的电路—输出高电平有效abcdefgDCBA≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1111a.74LS48/248显示译码器b.CD4511显示译码器

驱动共阳极数码管的电路DCBAabcdefg—输出低电平有效&&1&&&&&&&&&&&&&&&&&111&1数据传输方式0110发送0110并行传送0110串行传送并-串转换：数据选择器串-并转换：数据分配器3.2.3数据分配器和选择器接收0110

在发送端和接收端不需要数据并-串或串-并转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。数据分配器

(DataDemultiplexer)将

1路输入数据，根据需要分别传送到

m个输出端一、1路-4路数据分配器数据输入数据输出选择控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A0DDA01路-4路数据分配器Y0Y3Y1Y2A1真值表函数式逻辑图数据选择器

(DataSelector)能够从多路数据输入中选择一路作为输出的电路一、4选1数据选择器输入数据输出数据选择控制信号A0Y4选1数据选择器D0D3D1D2A11.逻辑抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.逻辑表达式一、4选1数据选择器2.逻辑表达式3.逻辑图1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D311&111&&&>1YD0D1D2D3A0A1S1000000“与”门被封锁，选择器不工作。二、集成数据选择器1.4选1数据选择器7415311&111&&&>1YD0D1D2D3A0A1S01D0000“与”门打开，选择器工作。由控制端决定选择哪一路数据输出。选中D00011001)CT74LS153型4选1数据选择器动画由逻辑图写出逻辑表达式CT74LS153功能表使能选通输出SA0A1Y10000001100110D3D2D1D01SA11D31D21D11D01W地CT74LS153(双4选1)2D32D22D12D02WA02SUCC15141312111091613245678

多路选择器广泛应用于多路模拟量的采集及A/D转换器中。用2片CT74LS153多路选择器选择8路信号若A2A1A0=010,输出选中1D2路的数据信号。CT74LS153(双4选1)2D32D22D12D02WA02SUCC1514131211109161SA11D31D21D11D01W地13245678A0A1A21╳

╳

╳二、集成数据选择器2.8选1数据选择器7415174LS1517425174LS251引脚排列图功能示意图VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—数据输入端2.集成数据选择器的扩展两片8选1（74151）16选1数据选择器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

0四片8选1（74151）32选1数据选择器1/274LS139SA4A3A2A1A0&Y方法1：74LS139双2线-4线译码器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

应用:用

MSI实现组合逻辑函数*

用数据选择器实现组合逻辑函数一、基本原理和步骤1.原理：选择器输出为标准与或式，含地址变量的全部最小项。例如

而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。4选18选12.基本步骤(1)根据n=k-1

确定数据选择器的规模和型号(n

—选择器地址码，k

—函数的变量个数)(2)写出函数的标准与或式和选择器输出信号表达式(3)对照比较确定选择器各个输入变量的表达式(4)根据采用的数据选择器和求出的表达式画出连线图。二、应用举例[例3.5.1]用数据选择器实现函数[解](2)标准与或式(1)n=k-1=3-1=2可用4选1数据选择器74LS153数据选择器(3)确定输入变量和地址码的对应关系令A1

=A,A0=B则D0=0D1=D2=C

D3=1方法一：FABY1/2

74LS153D3D2D1D0A1A0ST1C(4)画连线图[例]用数据选择器实现函数[解](2)函数Z的标准与或式8选1(3)确定输入变量和地址码的对应关系(1)n=k-1=4-1=3若令A2=A,A1=B,A0=C(4)画连线图则D2=D3=D4=1D0=0用8选1数据选择器

74LS151ZABC1DD1D1=DY74LS151D7D6D5D4D3D2D1D0A2A1A0S*用二进制译码器实现组合逻辑函数一、基本原理与步骤1.基本原理：二进制译码器又叫变量译码器或最小项译码器,它的输出端提供了其输入变量的全部最小项。任何一个函数都可以写成最小项之和的形式…74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY72.基本步骤(1)选择集成二进制译码器(2)写函数的标准与非-与非式(3)确认变量和输入关系[例]用集成译码器实现函数(1)三个输入变量，选3线–8线译码器

74LS138(2)函数的标准与非-与非式(4)画连线图[解]二、应用举例(4)画连线图(3)确认变量和输入关系令[解]则74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在输出端需增加一个与非门[例]

用集成译码器实现函数选3线–8线译码器74LS1383.2.2数值比较器（DigitalComparator）一、1位数值比较器00011011010001100010真值表函数式逻辑图—用与非门和非门实现AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi1位比较器AiBiAi&1&1&BiMiGiLi二、4位数值比较器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比较输入输出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位数值比较器A3B3A2B2

A1B1A0B0&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A0G=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)4位数值比较器M=A3B3+(A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+

(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0L=M+G1位数值比较器AiMiBiAi⊙BiAiBiLiGiAiBi&1&1&比较输入级联输入输出A3B3A2B2A1B1A0B0A<BA=BA>BFA<BFA=BFA>B>001=>001==>001===>001====001001====010010====100100<100=<1004位集成数值比较器的真值表级联输入：供扩展使用，一般接低位芯片的比较输出，即接低位芯片的FA<B

、FA=B

、FA>B

。扩展：级联输入

集成数值比较器

74LS85(TTL)

两片4位数值比较器74LS85

A<BA=BA>B74LS85

A<BA=BA>BVCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=BFA<B地12345678161514131211109748574LS85比较输出1→8位数值比较器低位比较结果高位比较结果

FA<B

FA=B

FA>B

FA<B

FA=BFA>BB7

A7

B6

A6

B5

A5

B4

A4B3

A3

B2

A2

B1

A1

B0

A0CMOS芯片设置A>B只是为了电路对称，不起判断作用B7

A7

B6

A6

B5

A5

B4

A4

FA<BFA=BFA>BCC14585

A<BA=BA>BB3

A3

B2

A2

B1

A1

B0

A0

FA<BFA=BFA>BCC14585

A<BA=BA>B

集成数值比较器CC15485(CMOS)扩展：

两片4位→8位VDDA3

B3

FA>B

FA<B

B0

A0

B1B2

A2

FA=BA>BA<BA=BA1VSS12345678161514131211109CC14585

C6631低位比较结果高位比较结果13.2.5加法与减法运算加法器一、半加器和全加器1.半加器（HalfAdder）两个

1位二进制数相加不考虑低位进位。0001101100101001真值表函数式Ai+Bi=Si

(和)Ci(进位)逻辑图曾用符号国标符号半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函数式2.全加器（FullAdder）两个

1位二进制数相加，考虑低位进位。Ai+Bi

+Ci-1(低位进位)

=Si

(和)

Ci

(向高位进位)1011---A1110---B+---低位进位100101111真值表标准与或式ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位进位←0卡诺图全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最简与或式圈

“1

”逻辑图(a)用与门、或门和非门实现曾用符号国标符号ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1(b)用与或非门和非门实现&≥1&≥1111CiSiAiBiCi-1*用集成译码器设计一个全加器。(1)选择译码器：[解]ΣCOCISiAiBiCi-1Ci全加器的符号如图所示选3线–8线译码器74LS138(2)写出函数的标准与非-与非式*

用集成译码器设计一个全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函数的标准与非-与非式选3线–8线译码器74LS13874LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA1(3)确认表达式AiBiCi-1(4)画连线图&Ci&Si3.集成全加器TTL：74LS183CMOS：C661双全加器74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS二、加法器（Adder）实现多位二进制数相加的电路1.4位串行进位加法器特点：电路简单，连接方便速度低=4tpdtpd

—1位全加器的平均传输延迟时间C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前进位加法器

作加法运算时，总进位信号由输入二进制数直接产生。…特点优点：速度快缺点：电路比较复杂逻辑结构示意图集成芯片CMOS：CC4008TTL：7428374LS283超前进位电路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI三.减法运算

在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。若n位二进制的原码为N原，则与它相对应的2的补码为

N补=2N

N原

设两个数A、B相减，利用以上两式可得A

B=A+B补2n=A+B反+12n补码与反码的关系式

N补=N反+11）AB

0的情况。2）AB

<0的情况。

结果表明，在A–B

0时，如加补进位信号为1，所得的差就是差的原码。在A–B

<0时，如加补的进位信号为0，所得的差是差绝对值的补码。A=0101，B=0001A=0001，B=010110100

01100

0110输出为原码的4位减法运算逻辑图1.竞争冒险现象及其危害

当信号通过导线和门电路时，将产生时间延迟。因此，同一个门的一组输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的传输，到达门输入端的时间会有先有后，这种现象称为竞争。

逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲的现象，称为冒险。可能导致错误动作3.3

组合逻辑电路中的竞争冒险3.3.1

竞争冒险及产生原因2.竞争冒险的产生原因负尖峰脉冲冒险举例

可见，在组合逻辑电路中，当一个门电路(如G2)输入两个向相反方向变化的互补信号时，则在输出端可能会产生尖峰干扰脉冲。正尖峰脉冲冒险举例G2G1AYY=A+AA理想考虑门延时AY11AY1tpdG2G1AYY=A·AA理想考虑门延时Y0AAY1tpd

一个变量以原变量和反变量出现在逻辑函数F中时，则该变量是具有竞争条件的变量。如果消去其他变量（令其他变量为0或1），留下具有竞争条件的变量，①若函数出现则产生负的尖峰脉冲的冒险现象，－－“0”型冒险；②若函数出现则产生正的尖峰脉冲的冒险现象，－－“1”型冒险。

3.3.2竞争－冒险现象的判断方法1.代数法例：用代数识别法检查竞争冒险现象。解：A是具有竞争条件的变量。例：用代数识别法判断电路是否存在冒险现象。解：A和C是具有竞争条件的变量。

变量C不存在冒险现象。

如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。如图，图上两卡诺圈相切，当输入变量ABC由011变为111时，Y从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0，则函数值可能按1-0-1

变化，从而出现毛刺。2.卡诺图法ABC0100011110Y11113.3.3消除竞争冒险的方法1.发现并消除互补变量

A

B

C

1

&

F

B=C=0时

为消掉AA，变换逻辑函数式为

))((CABAF++=可能出现竞争冒险。AAF=BCBAACF++=2.

增加冗余（乘积）项,避免互补项相加

，

当A=B=1时，根据逻辑表达式有CBACF+=当A=B=1时CBACF+=CBACF+=+ABCCF+=AB

0

1

A

0

0

0

1