接口技术 第2章

1第2章8086微处理器及系统结构精品资料28086/8088的基本特征1979年推出，第一代超大规模集成电路（VLSI）微处理器，采用HMOS工艺制造，内含2.9万晶体管。采用40引脚DIP封装。地址总线宽度：20位，可直接寻址空间220＝1M字节单元(dānyuán)；数据总线宽度：8086是16位，8088是8位；133条指令，指令长度1～6字节，指令最短执行时间为0.4us（平均0.5us）。精品资料38086处理器结构(jiégòu)图示精品资料4执行(zhíxíng)部件EU(ExecutionUnit)组成ALU（算术逻辑单元）：＋、－、and、or、xor、增量（inc）、减量（dec）、求补、移位等通用寄存器组（16位/8位）：AX（AH，AL），BX（BH，BL），CX（CH，CL），DX（DH，DL）基址指针寄存器BP（16位）堆栈指针寄存器SP（16位）源变址寄存器SI（16位）：DS:SI目的变址寄存器DI（16位）：ES:DI标志寄存器FR（或程序状态字PSW）执行部件的控制电路（完成(wánchéng)指令译码等）负责执行指令精品资料5通用寄存器（数据寄存器）

的特殊用途(yòngtú)和隐含性质AX在输入输出指令中作数据寄存器用：inAX，80H在乘法指令中隐含存放(cúnfàng)被乘数或乘积；mulDX在除法指令中存放(cúnfàng)被除数或商：DivDXBX在间接寻址中作基址寄存器用，movAX，[BX]CX在循环指令和串操作中的计数器DX乘除指令中作为辅助寄存器I/O指令中作为端口地址寄存器：outDX，AL精品资料6堆栈(duīzhàn)的使用BP（BasePointer）：指向栈中一个数据区的基址(jīzhǐ)SP（StackPointer）：指向栈顶的当前位置40H，栈底BPSPLIFO后进先出从高低址向低地址生长演示精品资料7变址寄存器SI（SourceIndex）源变址寄存器DI（DestinationIndex）目的(mùdì)变址寄存器用处：与数据段寄存器一起用来确定数据段中某一存储单元的物理地址；用于串处理指令精品资料8程序(chéngxù)状态字PSW1514131211109876543210OFDFIFTFSFZFAFPFCF状态标志方向标志中断标志跟踪标志控制标志进位标志奇偶标志半进位标志零标志符号标志溢出标志又称标志寄存器，是一个(yīɡè)16位寄存器，由状态（或称条件码）标志和控制标志构成。精品资料9标志(biāozhì)寄存器——状态标志(biāozhì)用来记录程序运行结果的状态信息。由于这些状态信息往往用作后续条件转移指令的转移控制(kòngzhì)条件，所以又称为条件码。零标志ZF（ZeroFlag）：若运算结果为0，则ZF＝1；否则ZF＝0。进位标志CF（CarryFlag）：若加法时结果最高位向前有进位或减法时最高位向前有借位，则CF=1，否则CF=0。溢出标志OF（OverflowFlag）：若带符号数的运算结果超出了补码表示的范围，则OF=1，否则OF=0。溢出标志值＝最高位进位xor次高位进位奇偶标志PF（ParityFlag）：若运算结果低8位中“1”的个数为偶数，则PF＝1；否则PF＝0。符号标志SF（SignFlag）：若运算结果为负数，则SF=1，否则SF=0。它与运算结果的MSB（最高有效位）相同。辅助进位标志AF（AuxiliarycarrryFlag）：也称“半进位标志”。若加法时结果低4位向前有进位或减法时结果低4位向前有借位，则AF=1，否则AF=0。此标志用于十进制算术运算指令。精品资料10标志(biāozhì)寄存器——控制标志(biāozhì)每一位控制标志都对一种特定的功能起控制作用。可以通过专门的指令对其进行“置位”（Set）或“复位”（Reset）。中断标志IF（InterruptEnableFlag）：如果IF置“1”，则CPU可以接受可屏蔽中断请求；反之，则CPU不能接受可屏蔽中断请求。CLI指令使IF=0，STI指令使IF=1。方向(fāngxiàng)标志DF（DirectionFlag）：用于串操作指令中的地址增量修改（DF＝0）还是减量修改（DF＝1）。CLD指令使DF=0，STD指令使DF=1。跟踪标志TF（TrapFlag）：若TF＝1，则CPU按跟踪方式（单步方式）执行程序。标志寄存器的修改LAHF/SAHF：取标志寄存器的低字节到AH中PUSHF/POPF：标志寄存器入栈/栈顶内容写入标志寄存器精品资料11总线接口(jiēkǒu)部件BIU(BusInterfaceUnit)组成4个16位的段寄存器（CS代码段寄存器、DS数据段寄存器、ES附加段寄存器、SS堆栈段寄存器）1个16位的指令指针(zhǐzhēn)寄存器IP（用来存放代码段中的偏移地址）1个地址加法器：用于产生20位物理地址6个字节的指令队列（ISQ）：FIFO输入/输出控制电路（总线控制逻辑）内部暂存器功能负责与内存或I/O端口传送指令或数据地址加法器用来产生20位的物理地址精品资料128086/8088的存储器组织(zǔzhī)有关存储器的基本概念8086访问存储器的特性(tèxìng)存储器分段精品资料13有关(yǒuguān)存储器的基本概念数据组织位（Bit）：1个二进制位。计算机是在特定位数下工作(gōngzuò)的，如8位、16位、32位等。字节（Byte）：8位。位编号从右到左为0～7，第0位为最低位，第7位为最高位。字（Word）：16位。位编号从右到左为0～15，第0位为最低位，第15位为最高位。位0～7为低字节，位8～15为高字节。双字（DoubleWord）：32位。位编号从右到左为0～31，第0位为最低位，第31位为最高位。位0～15为低字，位16～31为高字。存储单元字节单元存储8位二进制代码；字单元存储16位二进制代码（相邻二个字节单元）；双字单元存储32位二进制代码（相邻四个字节单元）。精品资料14存储单元(cúnchǔdānyuán)的地址和内容存储单元的地址是指为每个存储单元指定的编号，从0开始用20位二进制数线性编址；二字节单元（字单元）和四字节单元（双字单元）的地址均以第一个字节单元地址作为该单元的地址。存储单元的内容是指一个存储单元中存放的信息或数据。设某个存储单元的地址为X，内容为Y，则有（X）＝Y。当从某个单元读出其内容时，该单元内容不变，且可再次读出；但写入新内容时，原来的内容自动丢失。数据在存储单元中的存放形式：对于一个16位或多字节的数据要占用(zhànyònɡ)二个或二个以上的字节单元，数据的低位存放在低地址字节单元，数据的高位存放在高地址字节单元。精品资料158086的访存特性(tèxìng)低地址(dìzhǐ)，低字节；高地址(dìzhǐ)，高字节（低位在前高位在后）00000字地址FFFFFH3412字：1234H00000双字地址FFFFFH3412双字：56781234H5678精品资料168086存储器地址(dìzhǐ)的分段8086地址总线20位，可以寻址220＝1M字节的地址空间。但8086的内部寄存器是16位（地址的宽度大于字长）。如何用16位寄存器提供20位地址？段式地址管理：对存储器“分段”，即把1M字节内存空间分成若干段。每个段的大小可在64K（可由16位寄存器进行寻址）字节范围内选取任意个字节；段的起始地址称为“段基址(jīzhǐ)”，段基址(jīzhǐ)规定必须是16的整数倍。在1M字节的地址空间中，共有64K（可由16位寄存器进行寻址）个大小为16字节的小段，它们的首地址可以作为段基址(jīzhǐ)。要访问的单元距段基址(jīzhǐ)的距离（字节数）为“偏移量”（Offset）。逻辑地址：程序设计时，使用的是逻辑地址。逻辑地址由“段基址(jīzhǐ)”和“偏移量”构成（均为16位），表示为“段基址(jīzhǐ):偏移量”物理地址：8086CPU访问存储器时，在地址总线上实际送出的地址。物理地址（20位）＝段基址(jīzhǐ)X16+偏移量精品资料17段式地址(dìzhǐ)管理“段基址”由段寄存器CS、DS、SS和ES提供“偏移量”由BX、BP、IP、SP、SI、DI提供指令单元地址(dìzhǐ)＝(CS)×10H＋(IP)堆栈操作单元地址(dìzhǐ)＝(SS)×10H＋(SP)/BP表达式数据单元地址(dìzhǐ)＝(DS)×10H＋地址(dìzhǐ)表达式……段的起始地址偏移量要访问的单元段精品资料18地址计算(jìsuàn)举例设程序的代码段首地址在CS中，(CS)=123AH，指令指针(IP)=341BH，则物理地址PA=(CS)x16+(IP)=123A0H+341BH=157BBH，如图所示，图中左边为地址计算模式(móshì)，中间为计算例示，右边为地址对应的存储区。精品资料19段的划分(huàfēn)除非专门指定，一般(yībān)情况下，段在存储器中的分配是由操作系统负责的。段的划分：定长，可连续、可离散、可覆盖、可重叠每个存储单元有唯一的物理地址，但它却可由不同的“段基址”和“偏移量”组成。例如：1200H:0345H12345H 1100H:1345H12345H精品资料20各段独立(dúlì)的64K存储区精品资料21实际情况的段分配(fēnpèi)举例设程序代码空间有8KB，数据(shùjù)信息实际占2KB，堆栈临时存储信息256B，此时分段情况如图：由图可知，代码段的区域本可为02000H~11FFFH的64K空间，由于程序区只需要8KB，故程序区结束的第一小段（或节）的地址是数据段的起始地址，为04000H。精品资料22分段(fēnduàn)的意义允许程序能使用(shǐyòng)整个内存空间允许一个程序可以使用(shǐyòng)多个代码段、数据段和堆栈段方便将程序、数据和堆栈分开存放在不同的存储区可修改段寄存器的内容，实现同一程序的再定位功能精品资料238088/8086微处理器外部(wàibù)特性8088的引脚信号和总线(zǒnɡxiàn)形成8088的总线(zǒnɡxiàn)时序8086微处理器精品资料248088的引脚信号(xìnhào)和总线形成外部特性表现在其引脚信号上，学习(xuéxí)时请特别关注以下几个方面：⑴引脚的功能⑵信号的流向⑶有效电平⑷三态能力指引脚信号的定义、作用；通常采用英文单词或其缩写表示信号从芯片向外输出，还是从外部输入芯片，或者是双向的起作用的逻辑电平高、低电平有效上升、下降边沿有效输出正常的低电平、高电平外，还可以输出高阻的第三态精品资料258088的两种组态(zǔtài)模式两种组态构成两种不同规模的应用系统最小组态模式构成小规模的应用系统8088本身提供(tígōng)所有的系统总线信号最大组态模式构成较大规模的应用系统，例如可以接入数值协处理器80878088和总线控制器8288共同形成系统总线信号精品资料268088的两种组态(zǔtài)模式（续）两种组态(zǔtài)利用MN/MX*引脚区别MN/MX*接高电平为最小组态(zǔtài)模式MN/MX*接低电平为最大组态(zǔtài)模式两种组态(zǔtài)下的内部操作并没有区别IBMPC/XT采用最大组态(zǔtài)本书以最小组态(zǔtài)展开基本原理通常在信号名称加上划线（如：MX）或星号（如：MX*）表示低电平有效精品资料278088的引脚图12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALEINTATEST*READYRESET8088精品资料28最小组态(zǔtài)的引脚信号数据和地址引脚读写控制引脚中断请求和响应引脚总线(zǒnɡxiàn)请求和响应引脚其它引脚 精品资料291.数据(shùjù)和地址引脚AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟(shízhōng)周期输出存储器或I/O端口的低8位地址A7～A0其他时间用于传送8位数据D7～D0所谓分时复用，就是同一引脚在不同的时刻具有不同的功能。精品资料301.数据(shùjù)和地址引脚（续1）A15～A8（Address）中间8位地址引脚，输出(shūchū)、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A8精品资料311.数据(shùjù)和地址引脚（续2）A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问(fǎngwèn)存储器的第一个时钟周期输出高4位地址A19～A16在访问(fǎngwèn)外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6～S3精品资料322.读写控制(kòngzhì)引脚ALE（AddressLatchEnable）地址锁存允许，输出、三态、高电平有效(yǒuxiào)ALE引脚高有效(yǒuxiào)时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来精品资料332.读写控制(kòngzhì)引脚（续1）IO/M*（InputandOutput/Memory）I/O或存储器访问，输出(shūchū)、三态该引脚输出(shūchū)高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址该引脚输出(shūchū)低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址精品资料342.读写控制(kòngzhì)引脚（续2）WR*（Write）写控制(kòngzhì)，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制(kòngzhì)，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据精品资料352.读写控制(kòngzhì)引脚（续3）IO/M*、WR*和RD*是最基本的控制信号(xìnhào)组合后，控制4种基本的总线周期总线周期IO/M*WR*RD*存储器读低高低存储器写低低高I/O读高高低I/O写高低高精品资料362.读写控制(kòngzhì)引脚（续4）READY存储器或I/O口就绪，输入、高电平有效(yǒuxiào)在总线操作周期中，8088CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效(yǒuxiào)，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效(yǒuxiào)则进入第4个时钟周期，否则继续插入等待周期Tw。精品资料372.读写控制(kòngzhì)引脚（续5）DEN*（DataEnable）数据允许，输出、三态、低电平有效有效时，表示(biǎoshì)当前数据总线上正在传送数据，可利用它来控制对数据总线的驱动DT/R*（DataTransmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）精品资料382.读写控制(kòngzhì)引脚（续6）SS0*（SystemStatus0）最小组态模式下的状态输出信号它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态：1.取指 5.中断响应2.存储器读 6.I/O读3.存储器写 7.I/O写4.过渡(guòdù)状态 8.暂停精品资料393.中断请求和响应(xiǎngyìng)引脚INTR（InterruptRequest）可屏蔽中断(zhōngduàn)请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断(zhōngduàn)并可通过关中断(zhōngduàn)指令CLI清除标志寄存器中的IF标志、从而对中断(zhōngduàn)请求进行屏蔽精品资料403.中断请求和响应(xiǎngyìng)引脚（续1）INTA*（InterruptAcknowledge）可屏蔽中断响应(xiǎngyìng)，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应(xiǎngyìng)，CPU进入中断响应(xiǎngyìng)周期中断响应(xiǎngyìng)周期是连续的两个，每个都发出有效响应(xiǎngyìng)信号，以便通知外设其中断请求已被响应(xiǎngyìng)、要求有关设备将中断向量号送到数据总线精品资料413.中断请求和响应(xiǎngyìng)引脚（续2）NMI（Non-MaskableInterrupt）不可屏蔽中断请求，输入、上升(shàngshēng)沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽（可以在cpu外被屏蔽）当系统发生紧急情况时，可通过它向CPU申请不可屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电、内存校验错等系统故障精品资料424.总线请求(qǐngqiú)和响应引脚HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束(jiéshù)，通知CPU收回对总线的控制权DMA控制器等主控设备通过HOLD申请占用系统总线（系统总线通常由CPU控制）精品资料434.总线请求(qǐngqiú)和响应引脚（续1）HLDA（HOLDAcknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有(jùyǒu)三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权精品资料445.其它(qítā)引脚RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作(gōngzuò)8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H精品资料455.其它(qítā)引脚（续1）CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号。（8088的标准工作(gōngzuò)时钟为5MHz，IBMPC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns）精品资料465.其它(qítā)引脚（续2）Vcc电源(diànyuán)输入，向CPU提供＋5V电源(diànyuán)GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）组态选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态精品资料475.其它(qítā)引脚（续3）TEST*测试，输入、低电平有效该引脚与WAIT指令配合使用(shǐyòng)当CPU执行WAIT指令时，它将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用(shǐyòng)协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步精品资料48“引脚”小结(xiǎojié)CPU引脚是系统总线的基本信号可以分成(fēnchénɡ)三类信号：8位数据线：D0～D720位地址线：A0～A19控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND精品资料49最小组态(zǔtài)的总线形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系统总线信号A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线——采用3个三态透明锁存器8282进行锁存和驱动(qūdònɡ)（2）8位数据总线——采用数据收发器8286进行驱动(qūdònɡ)（3）系统控制信号——由8088引脚直接提供精品资料50补充(bǔchōng)：三态门和D触发器三态门和以D触发器形成的锁存器是微机接口电路中最常使用的两类逻辑电路三态门：功率放大、导通开关器件共用总线(zǒnɡxiàn)时，一般使用三态电路：需要使用总线(zǒnɡxiàn)的时候打开三态门；不使用的时候关闭三态门，使之处于高阻D触发器：信号保持，也可用作导通开关三态锁存精品资料51三态缓冲器（三态门）具有(jùyǒu)单向导通和三态的特性T为低平时：输出(shūchū)为高阻抗（三态）T为高电平时：输出(shūchū)为输入的反相TAF表示反相或低电平有效TAFTAFTAF精品资料5274LS244双4位单向缓冲器分成4位的两组每组的控制端连接在一起控制端低电平有效(yǒuxiào)输出与输入同相每一位都是一个三态门，每4个三态门的控制端连接(liánjiē)在一起精品资料53双向三态缓冲器具有(jùyǒu)双向导通和三态的特性ABTOE*OE*＝0，导通

T＝1A→BT＝0A←BOE*＝1，不导通精品资料54D触发器DQCQ电平锁存DQCQ上升沿锁存电平锁存：高电平通过，低电平锁存上升(shàngshēng)沿锁存：通常用负脉冲触发锁存负脉冲(màichōng)的上升沿DQCQSR带有异步置位清零的电平控制的锁存器精品资料5574LS273具有(jùyǒu)异步清零的TTL上升沿锁存器每一位都是一个D触发器，8个D触发器的控制(kòngzhì)端连接在一起精品资料56三态缓冲(huǎnchōng)锁存器（三态锁存器）TADQCB锁存环节缓冲环节精品资料57Intel8282具有三态输出(shūchū)的TTL电平锁存器STB电平锁存引脚OE*输出(shūchū)允许引脚每一位都是一个(yīɡè)三态锁存器，8个三态锁存器的控制端连在一起精品资料5874LS373具有三态输出的TTL电平(diànpínɡ)锁存器LE电平(diànpínɡ)锁存引脚OE*输出允许引脚74LS373与Intel8282功能(gōngnéng)一样精品资料59最小组态的总线(zǒnɡxiàn)形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系统总线信号A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*精品资料60（1）20位地址总线的形成(xíngchéng)采用3个8282进行锁存和驱动Intel8282是三态透明锁存器，类似有Intel8283和通用数字集成电路芯片74373三态输出：输出控制(kòngzhì)信号有效时，允许数据输出；无效时，不允许数据输出，呈高阻状态透明：锁存器的输出能够跟随输入变化精品资料61（2）8位数据总线的形成(xíngchéng)采用数据收发器8286进行双向驱动Intel8286是8位三态双向缓冲器，类似功能的器件(qìjiàn)还有Intel8287、通用数字集成电路74245等另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路74244就是一个常用的双4位三态单向缓冲器精品资料62（3）系统控制信号(xìnhào)的形成由8088引脚直接提供因为基本的控制信号8088引脚中都含有例如：IO/M*、WR*、RD*等其它(qítā)信号的情况看详图精品资料63最大组态(zǔtài)的引脚定义8088的数据/地址等引脚在最大组态与最小组态时相同有些控制信号不相同，主要(zhǔyào)是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号：S2*、S1*、S0*——3个状态信号LOCK*——总线封锁信号QS1、QS0——指令队列状态信号RQ*/GT0*、RQ*/GT1*——2个总线请求/同意信号精品资料64最大组态的总线(zǒnɡxiàn)形成系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN’*AEN*CENA19～A12A11～A8A7～A0D7～D0AD7～AD0A11～A8A19/S6～A16/S3A15～A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*～S0*S2*～S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*⑴系统地址总线采用三态透明锁存器74LS373和三态单向缓冲器74LS244⑵系统数据总线通过三态双向缓冲器74LS245形成和驱动(qūdònɡ)⑶系统控制总线主要由总线控制器8288形成MEMR*、MEMW*、IOR*、IOW*、INTA*精品资料658088的总线(zǒnɡxiàn)时序时序（Timing）是指信号高低电平(有效或无效)变化及相互间的时间顺序关系。总线时序描述CPU引脚如何实现总线操作CPU时序决定系统(xìtǒng)各部件间的同步和定时什么是总线操作？精品资料668088的总线(zǒnɡxiàn)时序（续1）总线操作是指CPU通过总线对外的各种操作8088的总线操作主要(zhǔyào)有：存储器读、I/O读操作存储器写、I/O写操作中断响应操作总线请求及响应操作CPU正在进行内部操作、并不进行实际对外操作的空闲状态Ti描述总线操作的微处理器时序有三级：指令周期→总线周期→时钟周期什么是指令、总线和时钟周期？精品资料678088的总线(zǒnɡxiàn)时序（续2）指令周期是指一条指令经取指、译码、读写操作数到执行完成的过程。若干总线周期组成一个指令周期总线周期是指CPU通过总线操作与外部（存储器或I/O端口）进行一次数据交换的过程8088的基本总线周期需要4个时钟周期4个时钟周期编号为T1、T2、T3和T4总线周期中的时钟周期也被称作“T状态”时钟周期的时间长度(chángdù)就是时钟频率的倒数当需要延长总线周期时需要插入等待状态Tw何时有总线周期？演示精品资料688088的总线(zǒnɡxiàn)时序（续3）任何指令的取指阶段都需要存储器读总线周期，读取的内容是指令代码任何一条以存储单元为源操作数的指令都将引起存储器读总线周期，任何一条以存储单元为目的操作数的指令都将引起存储器写总线周期只有执行IN指令才出现I/O读总线周期，执行OUT指令才出现I/O写总线周期CPU响应可屏蔽中断(zhōngduàn)时生成中断(zhōngduàn)响应总线周期如何实现同步？精品资料698088的总线(zǒnɡxiàn)时序（续4）总线操作中如何实现(shíxiàn)时序同步是关键CPU总线周期采用同步时序：各部件都以系统时钟信号为基准当相互不能配合时，快速部件（CPU）插入等待状态等待慢速部件（I/O和存储器）CPU与外设接口常采用异步时序，它们通过应答联络信号实现(shíxiàn)同步操作精品资料70最小组态的总线(zǒnɡxiàn)时序本节展开微处理器最基本(jīběn)的4种总线周期:存储器读总线周期存储器写总线周期I/O读总线周期I/O写总线周期精品资料71存储器写总线(zǒnɡxiàn)周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输出数据A19～A16S6～S3READY（高电平）IO/M*WR*T1状态——输出20位存储器地址A19～A0IO/M*输出低电平，表示存储器操作；ALE输出正脉冲，表示复用总线(zǒnɡxiàn)输出地址T2状态——输出控制信号WR*和数据D7～D0T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送精品资料72I/O写总线(zǒnɡxiàn)周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输出数据0000S6～S3READY（高电平）IO/M*WR*T1状态——输出16位I/O地址A15～A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制(kòngzhì)信号WR*和数据D7～D0T3和Tw状态——检测数据传送是否能够完成T4状态——完成数据传送精品资料73存储器读总线(zǒnɡxiàn)周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输入数据A19～A16S6～S3READY（高电平）IO/M*RD*T1状态——输出20位存储器地址A19～A0IO/M*输出低电平，表示存储器操作(cāozuò)；ALE输出正脉冲，表示复用总线输出地址T2状态——输出控制信号RD*T3和Tw状态——检测数据传送是否能够完成T4状态——前沿读取数据，完成数据传送精品资料74I/O读总线(zǒnɡxiàn)周期T4T3T2T1ALECLKA19/S6～A16/S3A15～A8AD7～AD0A15～A8A7～A0输入数据S6～S3READY（高电平）IO/M*RD*0000T1状态——输出16位I/O地址A15～A0IO/M*输出高电平，表示I/O操作；ALE输出正脉冲，表示复用(fùyònɡ)总线输出地址T2状态——输出控制信号RD*T3和Tw状态——检测数据传送是否能够完成T4状态——前沿读取数据，完成数据传送精品资料75插入(chārù)等待状态Tw同步(tóngbù)时序通过插入等待状态，来使速度差别较大的两部分保持同步(tóngbù)在读写总线周期中，判断是否插入Tw1.在T3的前沿检测READY引脚是否有效2.如果READY无效，在T3和T4之间插入一个等效于T3的Tw，转13.如果READY有效，执行完该T状态，进入T4状态演示精品资料76最大组态的写总线(zǒnɡxiàn)时序111110T4T3T2T1A15～A8A19～A16S6～S3由8288产生ALES2*～S0*CLKA19/S6～A16/S3A15～A8DEN写命令AD7～AD0A7～A0输出数据DT/R*AMWTC*MWTC*精品资料77最大组态的读总线(zǒnɡxiàn)时序111101A15～A8A19～A16S6～S3ALES2*～S0*CLKA19/S6～A16/S3A15～A8DEN由8288产生输入数据A7～A0AD7～AD0T4T3T2T1DT/R*MRDC*精品资料78复位和启动(qǐdòng)操作时序精品资料798086与8088的不同（1）8088内部数据总线为16位，外部(wàibù)数据总线均为8位。8086是一个真正的16位微处理器，其内部数据处理和外部(wàibù)数据总线均为16位，拥有16位的地址/数据复用总线AD15～AD0。在读写存储器或I/O口时，既可访问一个字节也可同时访问两个字节。

8086处理器精品资料80（2）8086的存储器组织，注意它分为偶、奇两个存储体，即所有的偶地址单元集中于偶存储体，所有的奇地址单元集中于奇存储体。偶、奇存储体分别(fēnbié)用引脚信号A0=0和BHE*=0来选中，其数据线分别(fēnbié)连接着AD7～AD0和AD15～AD8。D15～D8D7～D0CSA19～A1奇存储体D7～D0A19～A1BHEA0CSA19～A1偶存储体D7～D0精品资料81（3）8088的第34号引脚为SS0（HIGH），8086的对应引脚为BHE*/S7，该引脚复用；在T1时输出(shūchū)信号BHE*（由于仅在T1时出现，所以系统需要对它进行锁存），在T2～T4，该引脚输出(shūchū)状态信号S7（但系统未定义它的功能）。BHE*有效时，表示高8位复