第5章时序电路的基本单元-触发器

第5章

时序电路的基本单元－触发器本章主要内容(1)各类触发器的基本结构和工作原理(2)触发器的逻辑特性描述(3)触发器的主要参数时序电路与组合电路不同。它在任何时刻的输出不仅与电路的当前输入状态有关，而且还与先前的输入状态有关。为实现时序电路的逻辑功能，就必须在电路内部包含具有存储或记忆功能的器件，用以保存与过去输入信号有关的信息。具有存储或记忆功能的器件很多。在数字系统中通常是采用称为触发器（Flip-Flop）的电子器件来实现这种存储或记忆功能。触发器也称双稳态电路，它是具有两种稳定状态的电路，用于保存二进制信息。在某一时间内，它只能处于一种稳定状态；只有在一定的触发信号作用下，才能从一种稳定状态翻转到另一种稳定状态。5.1RS触发器

5.1.1基本RS触发器如图5.1所示，用两个“与非”门相互交叉耦合，就可以构成一个具有存储或记忆功能的最简单的RS触发器，也称基本RS触发器。R和S为触发器的两个输入端：R为复位端（Reset），也_称置“0”端；S为置位端（Set），又称置“1”端。Q和Q为触发器的两个输出端，在正常工作时这两个输出端的逻辑电平总是相反的。

5.1基本RS触发器

状态转换分析触发器的两种稳定状态，在一定的输入条件下可以相互转化，即可以从一个稳定状态翻转到另一个稳定状态。分析：当R=0，S=1时，无论触发器原来处于哪种状态，因为R=0，必有“与非门”A的输出=1；的“1”电平又反馈到“与非门”B的左输入端，而此时S=1，从而使“与非门”B的输出Q=0。Q端输出的“0”电平又反馈到A门的输入端，使A门输出的“1”保持不变。最后使触发器置成稳定的“0”状态。（Q=0，=1）当R=1，S=0时，无论触发器原来处于哪种状态，最终使触发器置成稳定的“1”状态。（Q=1，=0）。当R=1，S=1时，触发器的两个输出端电平由A门和B门的各自反馈输入条件而定，即此时触发器的状态不能由输入条件R和S来确定，而是保持原来状态不变。当R=0，S=0时，两个输出端Q和均为“1”，不允许。归纳以上4种情况，可得基本RS触发器输入、输出逻辑关系真值表，如表5-1所示。

表5-1基本RS触发器真值表图5.2基本RS触发器的图形符号基本RS触发器的图形符号如图5.2所示，图中的R、S输入端带有小圆圈，表示该触发器为低电平触发。这种触发器要求输入触发负脉冲的宽度（）必须大于2tPd（tpd为一级门的平均延迟时间），否则将不能可靠的工作（原因分析见P95）。RSQ0110100111保持原状00不允许5.1.2钟控RS触发器在基本RS触发器的基础上，再增加两块“与非”门，并用一个时钟脉冲CP来控制触发器翻转动作，则形成图5.4所示的钟控RS触发器。

图5.4钟控RS触发器钟控RS触发器的CP脉冲为正脉冲。在CP脉冲没有到来时，由于CP输入端总是处于低电平，G3和G4门被封锁，此时，无论R、S端输入什么信号，G3和G4的输出都是1，使上面的基本RS触发器的状态保持不变。当CP脉冲到来时，CP端为高电平，此时R、S端的输入信号就能通过G3和G4门去触发基本RS触发器，使它置1或置0。也就是说，对于钟控RS触发器，时钟脉冲CP只控制触发器的翻转时间，而触发器到底被置成什么状态，是由R、S输入条件决定的。钟控RS触发器的输入、输出逻辑关系真值表如表5-2所示。从表中可以看到，对于钟控RS触发器，在R和S均为0时，其状态保持不变；在R和S均为1时，是不允许的情况。

表5-2钟控RS触发器真值表RSQ0101101000保持原状11不允许钟控RS触发器在CP脉冲期间，输入条件的变化会导至输出状态的变化，即如果在CP=1时，输入条件R和S发生跳变，将会使触发器发生一次以上的翻转，也就是所谓“空翻”现象。“空翻”会造成系统工作的混乱和不稳定。这就要求这种触发器在CP脉冲期间的输入信号严格保持不变。钟控RS触发器也要求CP脉冲的宽度不能小于2tpd，否则会造成“触而不翻”即不能达到使它稳定翻转的目的。由于钟控RS触发器的这些缺点，使它的应用受到很大的限制。一般只用它作数码寄存而不宜用来构成具有移位和计数功能的逻辑部件。5.2触发器外部逻辑特性现态：触发器翻转前的状态，用Q表示。次态：触发器翻转后的状态，用Qn+1

表示。触发器的次态取决于它的现态和输入，即触发器的次态是触发器的现态和输入的函数。

触发器翻转前与翻转后不同时刻的变量之间的函数关系可以用如下两种方式描述：真值表（次态真值表）逻辑方程（次态方程）次态真值表是根据触发器的工作原理归纳出来的，以次态卡诺图为桥梁可以导出次态方程。例：钟控RS触发器的

次态真值表输入现态次态RSQQn+1

000000110101011110001010110d111dRSQ00011110001d0111d0次态卡诺图次态方程5.3维阻D触发器

目前被广泛使用的D触发器，是采用“维持-阻塞”结构的D触发器，简称维阻D触发器。工作原理：维持线和阻塞线的作用。QQCP&&&&&RDSDDG5G6G3G1G2Q5Q6Q3&G4Q4

D为数据输入端，SD和RD称为置1端和置0端，低电平有效,即当SD=0、RD=1时，必定有Q=1(置1)；当SD=1、RD=0时，必定有Q=0(置0)。其作用是作为数据预置或清零。QQCP&&&&&RDSDDG5G6G3G1G2Q5Q6Q3&G4Q4

逻辑电路的化简2

G1、G2组成一个基本RS触发器，代入符号化简。

一般来说，本触发器正常工作时有RD=SD=1，所以本逻辑电路可进行简化。QQCP&&&&&DG5G6G3G1G2Q5Q6Q3&G4Q4RS2.工作原理

(1)CP=0(1)CP=0(2)CP(由0变1时)CP&&&&&G5G6G3G1G2&G4QQDQ5Q6Q3Q4RSCP000G3、G4关门。&&11111&&G5、G6开门。数据允许输入并等待。DDDDDD1

工作原理2.工作原理

(1)CP=0CP&&&&&&G5G6G1G2RS0&&11&&G5G6DDD&&G3G411G3、G4开门。QQDQ5Q6Q3Q4(1)CP=0(2)CP(由0变1时)(2)CPCP&&&&&&G5G6G1G2RS0G3、G4开门。&&DD&&G5G6DDD&&G3G4DD

因为基本RS触发器的状态方程为

Qn+1=S+RQn

此时S=D，R=D，代入上式得：Qn+1=DDD(3)CP=11QQDQ5Q6Q3Q4(1)CP=0(2)CP(由0变1时)(3)CP=1

且D=0时CP&&&&&&G5G6G1G2RS011G3、G4开门。&&DD&&G5G6DDD&&G3G4DDDD1若D=0QQDQ5Q6Q3Q4(3)CP=1(1)CP=0(2)CP(由0变1时)

维持阻塞工作过程分析CP&&&&&&G5G6G1G2RS011若D=0&&10&&G6110&&G3G410011&G5G5被封锁1111G3、G4开门。QQDQ5Q6Q3Q40沿此线反馈

此时触发器处于锁存状态，保持触发器置0，D端受到的任何干扰均对触发器的状态不起作用。(3)CP=1(1)CP=0(2)CP(由0变1时)

置0和阻1线CP&&&&&&G5G6G1G2RS011&&10&&G610&&G3G410011&G51QQDQ5Q6Q3Q4若D=0G5被封锁G3、G4开门。0沿此线反馈Q3与Q5之间的反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用，故该反馈线称为置0维持线，置1阻塞线。(3)CP=1(1)CP=0(2)CP(由0变1时)

若D=1时

维持阻塞工作过程分析CP&&&&&&G5G6G1G2RS011&&01&&G5DD1&&011若D=1&G600000&G3G4

由图可以看出,由于G3、G6关闭，所有通往RS触发器的通道全被堵塞，所以D端的任何干扰均对触发器不起作用。10QQDQ5Q6Q3Q4(3)CP=1(1)CP=0(2)CP(由0变1时)

置1维持线CP&&&&&&G5G6G1G2RS011&&01&&G5DD1&&011&G60&G3G4Q4至G6的反馈线使S=0(置1)，起到使触发器维持在1状态的作用，故称作置1维持线。10QQDQ5Q6Q3Q4若D=1(3)CP=1(1)CP=0(2)CP(由0变1时)

置0阻塞线&&&&&&G5G6G1G2011&&01&&G5DD1&&011&G60Q4至G3的反馈线使R=1,起到阻止触发器置0的作用(因为只有R=0才能使触发器有可能置0)，所以此线称作置0阻塞线。10&G3G4QQDQ5Q6Q3Q4若D=1CPRS(3)CP=1(1)CP=0(2)CP(由0变1时)&&&&&&G5G6G1G2011&&01&&G5DD1&&011&G60经分析可知：不管D=1或0,本触发器都可通过自身的反馈在CP=1期间自行关闭所有通道而起到抗干扰的作用。10&G3G4QQDQ5Q6Q3Q4若D=1CPRS(3)CP=1(1)CP=0(2)CP(由0变1时)&&&&&&G5G6G1G2011&&01&&G5DD1&&011&G60

本触发器的抗干扰能力很强，根据其反馈的作用称为维持阻塞D触发器，属边沿触发器的一种。10&G3G4继续本页完QQDQ5Q6Q3Q4若D=1CPRS(3)CP=1(1)CP=0(2)CP(由0变1时)

维持阻塞D触发器结束页&&&&&&G5G6G1G2011&&01&&G5DD1&&011&G6010&G3G4QQDQ5Q6Q3Q4若D=1CPRS(3)CP=1(1)CP=0(2)CP(由0变1时)

本触发器的抗干扰能力很强，根据其反馈的作用称为维持阻塞D触发器，属边沿触发器的一种。在时钟脉冲的上升沿将D输入端的数据可靠的置入。在上升沿过后的时钟脉冲期间内，D输入值可以随意改变，触发器的输出状态仍以时钟脉冲上升沿时所采样的值为准。通常被称为边沿触发的触发器，可以用来构成移位寄存器、计数器等。工作时间图维阻D触发器的逻辑符号、次态真值表及次态卡诺图如图5.11所示。

图5.11D触发器的三种表示形式由次态卡诺图可得维阻D触发器的次态方程为：

Qn+1=D在图5.11(a)

所示D触发器的逻辑符号中，R、S为异步直接置0、置1端，其输入端的小圆圈表示低电平有效；C1为时钟CP输入端，C1中的C是控制关联标记，C1表示受其影响的输入是以数字1标记的数据输入，如1D、1J、1K等；C1端所加的动态符号“>”表示边沿触发，该触发信号端未带小圆圈表示上升沿触发。5.4主从JK触发器主从结构的JK触发器是另一种被广泛使用的触发器类型。5.4.1主从触发器构成：由两个钟控RS触发器构成；加在主触发器上的时钟脉冲CP经反相后再加到从触发器上去。&&&&&&&&1G1G2G3G4G5G6G7G8CPSRG5-G8门组成主触发器；G1-G4门组成从触发器。&&&&&&&&1G1G2G3G4G5G6G7G8CPSR从触发器主触发器Q，Q，QQCP

G7G8

G3、G4

工作情况CP=1CP=0打开封锁封锁打开主触发器工作从触发器保持从触发器工作主触发器保持2、工作原理Q’的状态根据R、S端的触发情况改变Q

=Q’注意：在CP的一个变化周期中，触发器输出状态只改变一次。在

CP=1期间，主触发器随R、S端状态的改变而多次改变，但在CP下降沿到来时，从触发器最多只能改变一次。动作特点：

主从触发器的工作特点：在CP脉冲期间，主触发器接收输入信号并把它暂存起来。在此期间从触发器被~CP=0所封锁，保持原来状态不变。只有在CP脉冲的后沿出现后，从触发器才依据主触发器的输出状态而被置成相应的状态。也就是说就整个触发器而言，其输出状态在CP脉冲期间是不会发生变化的。可以构成移位寄存器或计数器等逻辑部件。5.4.2JK触发器

对于钟控RS触发器，对输入R和S有一个明确的限制，即R和S不能同时为1，否则输出状态将不确定。在钟控RS触发器的基础上加两条交叉反馈线，并将原来的S改成J,将R改成K表示，故称JK触发器。对于J＝0,K＝0；J＝0,K＝1；J＝1,K＝0，其逻辑功能与钟控RS触发器完全相同。对于J=1,K=1：由于两条交叉反馈线的引导作用，使触发器在CP脉冲的作用下一定翻转，即：Qn+1=Q*

。5.4.3主从JK触发器主从RS触发器的缺点：使用时有约束条件

RS=01．电路结构

为此，将触发器的两个互补的输出端信号通过两根反馈线分别引到输入端的G7、G8门，这样，就构成了JK触发器。2．工作原理110101101010110110JCPQQKQnQn&&JK触发器RS主从触发器SR2．工作原理Qn+1JK功能QnJK触发器功能表0101输出状态同J状态00011010输出状态同J状态1101111101100000保持0101Qn=Qn1101011010101101103．主从JK触发器逻辑功能的表示方法(1）功能表：（2）特性方程：Qn+1JK功能QnJK触发器功能表0101输出状态同J状态00011010输出状态同J状态1101111101100000保持0101Qn=Qn在图5.15(a)

所示的主从触发器的逻辑符号中，R和S为异步直接置0、置1端，其输入端的小圆圈表示低电平有效。C1的含义与前面的D触发器中C1的含义类似，其输入端的小圆圈表示在CP脉冲的上升沿出现后将输入数据接收并暂存在主触发器中，在CP脉冲的下降沿出现后才将主触发器的状态传送到从触发器，并置定输出状态。由于这种触发器是在CP脉冲的电平为1期间接收输入数据，因而在C1端没有动态符号“>”。输出端的符号“﹁”表示延迟输出，即在CP脉冲返回0以后触发器的输出状态才改变。把JK触发器的J、K输入端接在一起成为一个输入端，并称之为T输入端，就可构成T触发器。如图5.16所示。若T=1，即相当于JK触发器的J=1，K=1，那么每来一个CP脉冲，触发器必定翻转一次；若T=0，即相当于JK触发器的J=0，K=0，则每来一个CP脉冲，触发器的状态总是保持不变。T触发器的逻辑符号、次态真值表和次态卡诺图如图5.17所示。5.5T触发器图5.16T触发器的逻辑结构图5.17T触发器的三种表示形式由图5.17（c）的次态卡诺图容易得到次态方程为：

Qn+1=Q*T+QT*5.6触发器的主要参数5.6.1触发器的直流参数1.电源电流IE

所有输入端和输出端悬空时电源向触发器提供的电流为电源电流IE，它反映了该电路的空载功耗。2.低电平输入电流IIL

当触发器某个输入端接地，其他各输入、输出端悬空时，从接地输入端流向地的电流为低电平输入电流IIL，它反映了对前级驱动电路输出为低电平时的加载情况。3.高电平输入电流IIH将触发器各输入端分别接高电平时流入这个输入端的电流就是其高电平输入电流IIH，它反映了对前级驱动电路输出为高电平时的加载情况。4.输出高电平VOH和输出低电平VOL触发器输出端（Q和Q*）输出高电平时的电平值为VOH，输出低电平时的电平值为VOL。5.6.2触发器的时间参数维阻D触发器的数据输入信号（D）、时钟脉冲信号（CP）以及输出信号（Q和Q*）之间的时间关系如图5.18所示。图5.18维阻D触发器的时间参数图5.18表明，输入数据信号D在时钟有效边沿之前和之后都要有一段稳定不变的时间，否则，这个数据信号就不能可靠置入触发器。相应的两个时间参数的定义是：⑴

建立时间

tset

：输入数据信号必须在时钟有效边沿之前提前到来的时间。⑵

保持时间

th

：输入数据信号在时钟有效边沿之后继续保持不变的时间。时钟脉冲信号的时间参数也有两个，分别是：⑴

时钟高电平宽度tWH

：时钟信号保持为高电平的最小持续时间。⑵

时钟低电平宽度

tWL：时钟信号保持为低电平的最小持续时间。tWH与tWL之和是保证触发器能正常工作的最小时钟周期，进而可以确定触发器的最高工作效率

fmax

≤1/(tWH

＋

tWL)从时钟信号CP前沿到达时算起，直至触发器翻转完毕，或者说直到新的输出状态稳定下来，也需要有一段时间，称之为触发器的传输延迟时间。通常将输出端由低电平变为高电平的传输延迟时间记为tPLH，将输出端高电平变为低电平的传输延迟时间记为tPHL。图5.18中分别表示了这两个时间参数。通过分析维阻D触发器的工作过程可以发现，tPHL大于tPLH。

5.7不同类型触发器之间的转换转换步骤：（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法：利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。1D触发器转换成RS触发器

。（1）画出RS触发器的逻辑框图为把D输入转换为RS输入，需设计一

组合电路，以实现从RS到D的变换。（2）求组合逻辑的逻辑表达式

D触发器的特征方程：

RS触发器的特征方程：令：即有：（3）画由D触发器组成RS触发器的电路图。

组合电路5.7.1D触发器转换成其它触发器2.D触发器→JK触发器3.D触发器→T触发器5.7.2

JK触发器转换为其它触发器1.JK触发器→RS触发器RS触发器特性方程

变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致：JK触发器多余项*比较得：电路图*2.JK触发器→D触发器

D触发器的特性方程:Qn+1=D与JK触发器的特性方程比较，得：电路图JK触发器的特性方程：T触发器特性方程：nnnQTQTQ+=+1比较得：电路图3.JK触发器→T触发器JK触发器

5.8触发器的激励表

触发器的激励表（Excitati