第3章TMS320C54X的硬件结构原理4

3.5片内外围设备1．通用I/O引脚2．软件可编程等待状态发生器3．可编程分区转换逻辑4．主机接口（HPI）5.定时器6．时钟发生器7．串行通信接口TMS320C54x片内外设有：11．通用I/O引脚每种C54x芯片都有BIO和XF2个通用I/O引脚。BIO是可用软件控制的输入引脚,通过该监测外部器件.XF是一可用软件控制的输出引脚,可用于向外发出信号；2．软件可编程等待状态发生器可使外部总线周期延迟1～14个机器周期，以便C54X与片外的慢速存储器或I/0设备匹配；3．可编程块切换逻辑当访问程序或数据存储器的存储体边界时，可编程块切换逻辑会自动插入一个等待周期，防止总线竞争。当存储过程由程序存储器转向数据存储器时，也会插入一个周期。存储器块切换的块大小由块切换控制器（BSCR）确定。

24．主机接口（HPI)主机接口为一个8位或16位并行接口，是DSP与主微处理器通信的接口。通过C54x和主微处理器都可访到的C54x片内存储器，并且可在C54x和主微处理器之间进行交换信息。

HPI接口通过HPI控制寄存器（HPIC),地址寄存器（HPIA）,数据锁存器（HPID）和HPI内存块实现与主机通信。HPI与主机的连接35.定时器C54x有一个带4位预定标器的16位的定时器。每过—个CLKOUT周期，定时器减1每次减至0时产生时钟中断。通过设置专用的状态位，可控定时器停止计数、重新计数、复位或停止工作。46.时钟发生器时钟发生器由振荡器和锁相环(PLL)组成。时钟发生器可由石英晶体与内部振荡器进行内部驱动，或由外部时钟信号驱动。PLL通过专用器件使源时钟信号与某一因子相乘产生内部CPU时钟，因而应采用比CPU工作频率低的源时钟信号。57.串行通信接口串行通信接口的系统功能，就是向DSP器件提供在CPU控制下的串行通信功能串行通信功能是连接不同的数字化电子系统的基本功能电路DSP器件中串行通信接口必须具有如下特性：通信在CPU控制下完成；通信的协议可以灵活设置；通信过程能与CPU并行工作。6C54x系列有四种类型的串行接口：标准同步串行接口（SP），缓冲串行接口（BSP），时分多路串行接口（TDM），多通道缓冲串口（McBSP)

’C54x串行口的配置串行口C541VC549VC5401VC5402VC5404VC5407VC5409VC5410VC5416VC5441同步串口SP2000000000缓冲串口BSP0200000000时分多路串口TDM0100000000多通道缓冲串口McBSP002233333127（1）标准同步串行口SP

SP是一个高速、全双工、双缓冲的串行口，提供了与编码器、A/D转换器等串行设备之间的通信，可实现数据的同步发送和接收，能完成8位字节或16位字的串行通信。

每个串行口都含有发送数据寄存器DXR、发送移位寄存器XSR、接收数据寄存器DRR和接收移位寄存器RSR，并能以1/4机器周期频率工作。

在进行数据的接收和发送时，串行口能产生可屏蔽的收、发中断（RINT和XINT），通过软件来管理数据的接收和发送。整个过程由串行口控制寄存器SPC控制。8（2）缓冲同步串行口BSP

BSP是一种增强型同步串行口，它是在同步串行口的基础上增加了一个自动缓冲单元ABU。

ABU的功能：利用专用总线，控制串行口直接与’C54x的内部存储器进行数据交换。

工作方式：非缓冲模式和自动缓冲模式。

非缓冲模式：即标准模式，与SP相同。自动缓冲模式：在ABU的控制下，串行口直接与C54x的内部存储器进行16位数据块传输。当传输的数据长度是数据块长度的一半或整个长度时，产生中断。

这两种工作模式都提供了包括可编程控制的串口时钟、帧同步信号、可选择时钟和帧同步信号的正负极性等增强功能，能以每帧8位、10位、12位和16位传输数据，最大操作频率为CLKOUT。9（3）时分多路串行口TDM

TDM是一个允许数据时分多路的同步串行接口。既能工作在同步方式，也能工作在TDM方式。

TDM可以与外部多个应用接口实现方便灵活的数据交换，最多可与8个外部器件接口通信，这种接口在多处理器应用中得到了广泛的使用。

工作方式：非TDM模式和TDM模式。

非TDM模式：称为标准方式，与SP相同。

TDM模式：是将与多个不同器件的通讯按时间依次划分成若干个时间段(信道)，TDM周期地按时间顺序与不同的信道设备进行串行通信。10（4）多路缓冲串行口McBSP

McBSP是一个高速、全双工、多通道缓冲串行接口，可直接与其他’C54x、编码器以及系统中的其他串口器件通信。

McBSP提供了全双工通信、连续数据流的双缓冲数据寄存器、接收和发送独立的帧和时钟信号，可以直接与T1/E1帧接口。

McBSP在外部通道选择电路的控制下，采用分时的方式实现多通道串行通信，与以前的串行口相比，具有很大的灵活性。11多通道缓冲串口（McBSP）McBSP原理框图C54x多通道缓冲串口（McBSP）由引脚、接收发送部分、时钟及帧同步信号产生、多通道选择以及CPU中断信号和DMA同步信号组成，如图所示。McBSP通过这7个引脚为外部设备提供了数据通道和控制通道。McBSP通过DX和DR实现DSP与外部设备的通信和数据交换。12McBSP引脚说明引脚I/O/Z说明DRI串行数据接收DXO/Z串行数据发送CLKRI/O/Z接收数据位时钟CLKXI/O/Z发送数据位时钟FSRI/O/Z接收帧同步FSXI/O/Z发送帧同步CLKSI外部时钟输入McBSP内部信号说明信号说明RINT接收中断，送往CPUXINT发送中断，送往CPUREVTDMA接收到同步事件XEVT向DMA发出事件同步REVTADMA接收到同步事件AXEVTA向DMA发出事件同步A13McBSP的主要特点：

①

串行口的接收、发送时钟既可由外部设备提供，又可由

内部时钟提供；

②帧同步信号和时钟信号的极性可编程；③信号的发送和接收既可单独运行，也可结合在一起配合

工作；

④McBSP的串行口可由CPU控制运行，也可以脱离CPU

通过直接内存的读取操作来单独运行；⑤具有多通道通信能力，可达128个通道；⑥数据的宽度可在8、12、16、20、24和32位中选择，并

可对数据进行A律和律压缩和扩展。

14存储器直接访问控制器DMADMA控制器一般由控制逻辑、地址发生器、源地址、目的地址寄存器等组成。当CPU进行运算处理不需要使用总线时，就可以由DMA接管总线控制权。DMA控制总线后，会通过总线直接访问存储器，完成数据传送任务。当CPU需使用总线时，DMA再把总线控制权交还给CPU。由此可以看出，DMA控制技术体现了并行工作的思想。15DMA控制技术的基本特点是：是在CPU完全控制工作的存储器直接访问；进行数据传输前，CPU必须把源地址和目的地址等必需的参数写入DMA；在DMA工作过程中，一旦CPU需要使用DMA所占用的总线，DMA就必须立即把总控制权交还给CPU；DMA的所有功能都是通过寄存器在系统时钟控制下完成的。163.6复位电路复位输入引脚RS:低电平有效，处理器从FF80H开始取址并执行程序。1、复位状态：ST0=1800HST1=2900HPMST=FF80H2、复位电路：上电复位、手动复位、软件复位172.复位电路18

’C5402共有144个引脚，引脚分布如图。144143142141140139138137136135134133132131130129128127126125124123122121120119118117116115114113112111110109123456789101112131415161718192021222324252627282930313233343536108107106105104103102101100999897969594939291908988878685848382818079787776757473TMS320VC54023738394041424344454647484950515253545556575859606162636465666768697071723.7TMS320VC5402引脚及说明193.7TMS320VC5402引脚及说明20TMS320VC5402144引脚BGA封装仰视图：按照功能可将TMS320VC5402的引脚分为10部分，分别为数据信号、初始化、中断和复位操作信号、多处理器信号、存储器控制信号、振荡器/定时器信号、多通道缓冲串行口信号、混杂信号、主机接口（HPI）信号、电源引脚和IEEE1149.1测试引脚。21下表介绍TMS320VC5402各引脚的功能，其中引脚类型I表示输入，O表示输出，Z表示高组态，S表示电源。2223242526本章小结(1)TMS320C54x的内部结构基本上可以分为3大部分，分别为CPU、存储器系统、片内外设与专用硬件电路。(2)TMS320C54x采用了先进的总线结构，片内有8条16位总线，分别是1条程序总线、3条数据总线和4条地址总线，同时，还有1组双向总线用于寻址片内外围电路。(3)TMS320C54x的中央处理单元CPU由40位算术逻辑运算单元（ALU）、2个40位累加器、1个40位桶形移位寄存器、乘法器/加法器单元（MAC）、比较、选择和存储单元（CSSU）、指数编码器、3个CPU状态和控制寄存器（ST0、ST1、PMST）和两个地址发生器组成。对所有的TMS320C54x器件而言，