课件教程案例

实验名称：5段流水CPU设计： 1万用 1示波 1Verilogquartus20MIPS5段流CPU设采用I/O统一编址方式，即将输入输出的I/O地址空间，作为数据存取空间的一部分，实现CPU与外部设备的输入输出端口设计。实验中可采用高端地址。利用设计的I/O端口，通过lw指令，输入DE2实验板上的按键等输入设备信息。即将外部设备状态，读到CPU内部寄存器。I/OswDE2LED备的控制信号（或数据信息。即将对外部设备的控制数据，从CPU内部的寄存器，写入到外部设备的相应控制寄存器（或可直接连接至外部设备的控制输入信CPU状态输入，并将判别或处理结果，利用板载LED灯或7段LED数码管显示出4bit4bit2LED10LED10（。puter resetn,clock,mem_clock,pc,inst,malu,walu,in_port0,in_port1,hex0,hex1,hex2,hex3,hex4,out_port0,out_port1,out_port2,out_port3,out_port4, ，如图1-1建立工程时指定resetn,clock,mem_clock;in_port0,in_port1;//clockmem_clock信号。mem_clockROM和数据同步RAM使用，其波形需要有别于实验一。 output[31:0]pc,inst,ealu,malu,output[6:0][31:0]out_port0,out_port1,out_port2,out_port3,[31:0]bpc,,pc4,ins, [31:0]dpc4,da,db,dimm, [31:0]epc4,ea,eb,eimm, [31:0]mb, [31:0]wmo,均为 drn,ern0,ern,mrn, daluc,//ID阶段EXE阶段通过流水线寄存器传递的aluc控制信号，4bit //CU模块IF阶段模块传递的PC选择信号，2bit CU模块发出的控制流水线停顿的控制信号，使PCIF/ID dwreg,dm2reg,dwmem,daluimm,dshift,//id ewreg,em2reg,ewmem,ealuimm,eshift,//exe mwreg,mm2reg,//mem 的信号 wwreg,//wb于 t ,wpcir,clock,resetn,pc (pcsource,pc,bpc,da,jpc, ,pc4,ins,mem_clock);//IF //即输入给该模块的mem_clock信号，模块内rom_clkmem_clock//实验中可采用系统clock的反相信mem_clock（亦即 (pc4,ins,wpcir,clock,resetn,dpc4,inst);IF/ID//clock上升沿时，将IF阶段需传递给ID阶段的信息，锁存IF/ID流水线//中，并呈现在ID (mwreg,mrn,ern,ewreg,em2reg,mm2reg,dpc4,inst,mem_clock,dm2reg,dwmem,djal,dsa//ID

wrn,wdi,ealu,malu,mmo,wwreg,bpc,jpc,pcsource,wpcir,daluimm,da,db,dimm,drn,//其中的寄存器堆，会在系统clock的下沿进行寄存器写入，也就是给信号从WB//该阶段CU产生的、 de_reg(dwreg,dm2reg,dwmem,daluc,daluimm,da,db,dimm,drn,dshift,em2reg,ewmem,ealuc,esaID/EXE流水线寄存

djal,dpc4,dsa,clock,resetn,ea,eb,eimm,ern0,eshift,ejal,//ID/EXE流水线寄存器模块，起承接ID阶段和EXE阶段的流水任务//clock上升沿IDEXE阶段的信息，锁存ID/EXE流水//寄存器中，并呈现在EXE exe_stage(ealuc,ealuimm,ea,eb,eimm,esa,eshift,ern0,epc4,ejal,ern,ealu);//EXE//EXEALU及多个多路器等 em_reg(ewreg,em2reg,ewmem,ealu,eb,ern,clock,mwreg,mm2reg,mwmem,malu,mb,//EXE/MEM流水线寄存器模块，起承接EXE阶段MEM阶段的流水任务//clock上升沿EXE阶段需传递MEM阶段的信息，锁存在 mem_stage(mwmem,wm2reg,wrn,mrn,malu,mb,wmo,clock,resetn,mem_clock,mmo,in_port0,in_port1,out_port0,out_port1,out_port2,out_port3,out_port4,out_port5);//MEM mem_clock//输入给该同步RAMmem_clock信号，模块内定义为ram_clk//实验中可采用系统clock的反相信号作mem_clock信号（mw_reg(mwreg,mm2reg,mmo,malu,mrn,wwreg,wm2reg,wmo,walu,//MEM/WB//clockMEMWB//WB(walu,wmo,wm2reg,wdisevensegsevenseg4(out_port4[3:0],hex4);sevensegsevenseg3(out_port3[3:0],hex3);sevensegsevenseg2(out_port2[3:0],hex2);sevensegsevenseg1(out_port1[3:0],hex1);sevensegpc4、bpc、da、jpc，irompcinsID，在这里获得了jpc、bpc，WB写入的寄存器编号rn，alu输入端的a&b，立即数的符号拓展、控制信号，regfilecu险和控制的forwardA&B，以及控制停顿的wpcir，其余均与单周期流水线ID/EXE流水线寄存器resetn!=0时，将ID段的输出赋EXE段的输入，否则输入变成0。入，否则输入变成0。否则输入变成0。的计算结果从MEM段推到ID段，lw指令从数据器读出的数据从MEM段前推到ID段。根据优先检查相邻指令的条件，要先判断EXE段的alu结果，在判断MEM段的alu结果，最后判断从数据器读出的数据。若是lw指令，且其后续指令与lw数据有关，需要将