第八章 工艺集成及封装

微电子工艺学

MicroelectronicProcessing

第八章工艺集成与封装张道礼教授Email:zhang-daoli@163.comVoice:87542894在微波、光电及功率器件的应用上通常是采用分立器件(discretedevices)．例如，碰撞电离雪崩渡越时间二极管(IMPATT)用作微波产生器、激光当作光源、可控硅器件(thyristor)作为高功率的开关．然而，大部分的电子系统是将有源器件(如晶体管)及无源器件(如电阻、电容和电感)一起构建在单晶半导体衬底(substrate)上，并通过金属化的形式互连(interconnect)而形成集成电路(IC)。集成电路拥有许多需通过打线连接(wirebonding)的分立器件所没有的优点．这些优点包括：①降低互连的寄生效应，因为具有多层金属连线的集成电路，可大幅度降低全部的连线长度；②可充分利用半导体晶片(wafer)的空间和面积(realestate)，因为器件可以紧密地布局在IC芯片(chip，或译晶粒)内；③大幅度降低制造成本，因为打线连接是一项既耗时又易出错的工作。8.1概述下图为IC制造主要步骤间的相互关系。IC制造使用具有特定阻值和晶向的抛光晶片(polishedwafers)作为起始材料，薄膜淀积的步骤包含热氧化生长氧化层、淀积形成多晶硅、介电层及金属薄膜形成。8.1概述薄膜的形成通常在光刻工艺(lithography)或杂质掺杂(doping)之前，在光刻工艺之后，一般接着进行刻蚀(etching)，接下来则通常是另一杂质掺杂或是薄膜淀积。用掩模版依序地将图样(pattern)一层一层地移转到半导体晶片的表面上，IC工艺即大功告成。8.1概述制造工艺结束之后，每片晶片包含着数以百计的相同长方形的芯片(chipsordice)。芯片通常边长介于1mm～20mm，如图(a)所示。这些芯片用金刚石锯或激光切割分隔开。图(b)所示为一已切割的芯片，图(c)为单个MOSFET及双极型晶体管的顶视图。8.1概述由图可看出一个器件在一个芯片内所占的相对大小。在分离芯片之前，每个芯片都要经过电性测试，有缺陷的芯片通常以黑色墨水打印上记号，好的芯片则被选出来封装以便在适当的温度、电性和金属连线的环境下应用于电子系统。8.1概述8.1概述IC芯片可能只含有少量器件(如晶体管、二极管、电阻、电容等)，但也往往含有超过十亿个器件。自从1959年的单片集成电路发明以来，最新(stateoftheart)IC芯片上的器件数量一直呈指数增长。我们通常用复杂程度来标称一个IC，如具有100个器件的芯片称为小规模集成电路(SSI)，达1000个器件者称为中规模集成电路(MSI)，达100000个器件以上者称为大规模集成电路(LSI)，高达107个器件者为超大规模集成电路(VLSI)，而含有更多数目的器件数量的芯片则称为甚大规模集成电路(ULSI)。

后面我们将介绍两个ULSI芯片，一个为包含超过4200万个器件的32位微处理器和一个具有超过20亿个器件的1G位动态随机存储器(DRAM)。8.1概述集成电路电阻为了形成集成电路电阻，可以淀积一层具有阻值的薄膜在硅衬底上，然后利用光刻技术和刻蚀定出其图样。也可以在生长于硅衬底上的热氧化层上开窗。然后注入(或是扩散)相反导电型杂质到晶片内。右图为利用后者方法形成的两个电阻的顶视图和截面图，一个是曲折型，另一个是直条型。8.2无源器件由如图所示的掩模版定义出不同的几何图样，可同时在一个集成电路中制造出许多不同阻值的电阻。因为对所有电阻而言工艺步骤是相同的，因此将电阻值的大小分成两部分是很方便的：由离子注入(或是扩散)工艺决定薄层电阻(Rs)；由图样尺寸决定L/W比例。一旦Rs已知，电阻值可以由L/W的比例得知，或是由电阻图样中的方块数目得知(每个方块的面积为W×W)。端点接触面积会增加额外的电阻值至集成电路电阻中。就图中类型的电阻，每个端点接触对应到大约0.65个方块；对曲折型电阻而言，在弯曲处的电场线分布不是均匀地跨过电阻的宽度，而是密集于内侧的转角处。因此在弯曲处的一个方块并不准确地等于一个方块，而是约为0.65个方块。8.2无源器件电阻制备主要方法：a.在衬底上淀积电阻层，然后进行光刻和刻蚀；b.在掩蔽层上光刻开出窗口，然后注入／扩散与衬底类型相反的杂质。电阻制备工艺流程8.2无源器件电阻计算方法

集成电路中的电阻厚度一定，因此电阻与平面尺寸有关：其中：L是条形电阻的长度，W是宽度，Rs是方块电阻，由注入／扩散工艺决定。一旦Rs已知，电阻值就由L/W决定。集成电路中的折线形电阻8.2无源器件8.2无源器件试求一个如图所示，90µm长，10µm宽的电阻器的电阻值，已知方块电阻等于1kΩ/□。电阻器的端头接触会引起附加电阻，一个端头接触近似于0.65个方块。解：电阻器由9个方块组成，两个端头接触相当于1.3个方块，则电阻值等于：(9＋1.3)×1kΩ/□＝10.3kΩ集成电路电容基本上，在集成电路中有两种电容：MOS电容和p-n结电容。MOS(metaloxide-semi-conductor)电容的制造是利用一个高浓度区域(如发射极区域)作为一个电极板。上端的金属电极作为另一个电极板，中间的氧化层当作介电层。MOS电容的顶视图和截面图如图(a)所示。8.2无源器件

MOS电容器件结构：采用一个重掺杂区域（如发射极区域）为一个极板，上端金属层为另一个极板，介于中间的氧化物作为介质。制备方法：a.在衬底上热生长一层厚氧化物，光刻形成窗口，并刻蚀掉氧化物；b.在窗口处注入/扩散形成p＋掺杂区域，周围的厚氧化物作为掩模；c.在窗口处再热生长一层薄氧化物d.金属化。集成的MOS电容8.2无源器件为了形成MOS电容，一层利用热氧化的厚氧化层生长在硅衬底上。接着，利用光刻技术在氧化层上定义出一个窗口，然后进行氧化层刻蚀．以周围的厚氧化层当作掩蔽层，利用扩散或是离子注入在窗口区域内形成p+区域。然后,一层热氧化的薄氧化层生长在窗口区域，接下来则是金属化的步骤。8.2无源器件

此时，单位面积的电容为：其中是硅氧化物的介电常数（），d是氧化层厚度。由于下极板为重掺杂材料，MOS电容基本上与加在两端的电压无关，同时也减小了与之相关的串联电阻。8.2无源器件为了增加电容值，人们开始研究具有较高介电常数的绝缘体，如氮化硅(Si3N4)及五氧化二钽(Ta2O5)，其介电常数分别为7和25。因为电容的下电极板是高浓度材料，因此MOS电容值与所加偏压无关。高浓度材料的下电极可同时降低串联电阻。计算：下面情况下，4m2

面积的MOS电容介质存储的电荷是多少？电子的数量是多少？两种情况下电压均为5V：a.以10nm厚SiO2

为介质；b.以5nm厚Ta2O5（介电常数25）为介质。解：以10nm厚SiO2为介质，则电量：

那么，电子数量为：

如果以5nm厚Ta2O5为介质，电量：

则电子数量为：8.2无源器件p-n结电容：在IC中，有时用p-n结作电容。N+-p结电容的顶视图与截面图如图(b)所示。作为一个电容时这个器件通常为反向偏压，也就是p区域对n+区域而言是反向偏压。P-n结的电容值并非为一常数，而是随着(VR+Vbi)-1/2变化，此处VR是外加的反向偏压，而Vbi为内建电势。串联电阻则高于MOS电容，因为p区域具有较p+区域高的阻值。8.2无源器件一个面积为4µm2的电容，具有如下两种介电层，其所储存的电荷和电子数目为多少？假设这两种情况外加电压皆为5V。(1)厚度为10nm的SiO2；(2)厚度为5nm的Ta2O5。解：(1)≈6.9×10-14C或Qs=6.9×10-14C/q=4.3×105个电子(2)将介电常数3.9换成25，厚度由10nm变为5nm后，得到：Q≈8.85×10-13C或Qs=8.85×10-13C/q=5.53×106个电子

8.2无源器件集成电路电感已被广泛地应用在Ⅲ～V族的单片微波集成电路上(MMIC)。随着硅器件速度的增加及多层金属连线技术的进步，在以硅器件为主的无线电射频(rf)和高频应用上，集成电路电感已经越来越受到注意。利用IC工艺可以制作出各式各样的电感，其中最普遍的为薄膜螺旋形电感。图(a)与(b)为在硅衬底上，具有两层金属螺旋形电感的顶视图和截面图。8.2无源器件为了形成一个螺旋形的电感，可利用热氧化或是淀积方式在硅衬底上形成一层厚氧化层。然后，淀积第一层金属作为电感的一端。接着淀积另一层介电层在第一层金属上。利用光刻方式定义并刻蚀氧化层形成通孔(via)，接着淀积第二层金属并且将通孔填满。螺旋形电感可在作为电感第二端的第二层金属上被定义及刻蚀出来。8.2无源器件为了评价这个电感，品质因子(qualityfactor)Q是一个重点考虑的因素。Q被定义为Q=L/R，此处L、R及分别为电感、电阻值及频率。Q值越高，来自电阻的损失就越小，因此，电路的特性越佳。图(c)为等效电路模型。R1是金属本身的电阻，Cp1和Cp1

是金属线和衬底问的耦合电容，Rsub1和Rsub2分别为金属线下硅衬底的电阻值。一开始Q值随着频率成线性增加，接着在较高频率下由于寄生电阻与电容的影响，Q值会下降。8.2无源器件可以采取一些方法用来改善Q值。第一种方法是使用低介电常数(小于3.9)材料来降低Cp1；另一种方法为使用厚膜金属或是低阻值金属(如铜、金去取代铝)来降低R1；第三种方法是使用绝缘衬底[如蓝宝石上硅(silicon-on-sapphire)，玻璃上硅(silicon-on-glass)或石英]来降低Rsub的损失。为了得到薄膜电感的正确值，必须使用复杂的模拟软件，如电脑辅助设计，来做电路模拟及电感优化．薄膜电感的模型必须考虑金属的电阻、氧化层的电容、金属线与线问的电容、衬底的电阻、对衬底的电容及金属线本身和金属线的互感．因此和集成电容或电阻相比，更难以计算集成电感的大小．一个用来估计方形平面螺旋形电感的简单方程式如下：此处0是真空磁导率，L为电感(单位为亨，H)，n为电感圈数，r为螺旋半径(单位为米，m)．8.2无源器件对一个具有10nH电感值的集成电感而言，如果电感圈数为20，则所需的半径为多少？解：根据得：r=10×10-9/(1.2×10-6×202)≈2.08×10-5m=20.8µm8.2无源器件在IC的应用上，特别是在VLSI与ULSI方面，为了符合高密度的要求，双极型(bipolar)晶体管的尺寸必须缩小，下图为最近几年来双极型晶体管尺寸的缩小情况。8.3双极型晶体管技术在IC上的双极型晶体管和分立的晶体管相比，最主要的差别在于所有电极的接触都位于IC晶片的上表面。且每个晶体管必须电隔离以免器件间相互作用。1970年之前，利用p-n结[图(a)]提供横向和垂直隔离，此横向p隔离区域相对于n型集电区始终被反向偏置。8.3双极型晶体管技术1971年，热氧化形成的氧化层被用作横向隔离，基区与集电区的接触可紧邻隔离区域，器件尺寸大幅缩小[图(b)]。20世纪70年代中期，发射区延伸到氧化层的边界上，面积更为缩减[图(c)]。目前，所有横向和垂直尺寸已经缩小，发射区长条宽度的尺寸已进入亚微米范围[图(d)]。8.3双极型晶体管技术双极型工艺的发展采用反偏p-n结隔离的标准埋层双极晶体管（SBC：standardburiedcollectortransistor）、收集区扩散隔离双极晶体管（CDI：collectordiffusedisolationtransistor）以及三扩散层双极晶体管（3D，triplediffusedtransistor），是早期的双极型晶体管工艺；多晶硅自对准双极晶体管，是先进的双极型晶体管工艺。尽可能与CMOS工艺兼容是双极型工艺发展的趋势。近年来，先进的双极型晶体管制备大量采用了CMOS新工艺，如先进的隔离技术、多晶硅发射极、自对准结构和异质结双极晶体管技术等。8.3双极型晶体管技术基本制作程序大部分用于IC的双极型晶体管为n-p-n型，因为在基区部分的少数载流子(电子)有较高的迁移率，使它比p-n-p型具有较快的速度表现。下图显示一个n-p-n双极型晶体管，其中氧化层作为横向隔离，n+-p结作为垂直隔离。横向氧化层隔离方法不只降低器件尺寸，也降低了寄生电容，此乃因SiO2有较低的介电常数(SiO2为3.9，硅为11.9)。下面我们将讨论用来制作如图所示晶体管的主要工艺步骤。8.3双极型晶体管技术对于n-p-n双极型晶体管而言，其原始材料为P型、轻掺杂(约1015cm-3)、<111>或<100>晶向、抛光的硅晶片。因为结形成在半导体内，所以晶格方向的选择不像MOS器件那般重要。第一步是先形成埋层(buriedlayer)，这一层的主要目的是减少集电区的串联电阻。利用热氧化法，在晶片上形成一厚氧化层(0.5~1m)，然后在氧化层上开出一个窗将精确地控制低能量砷离子(约30keV，约1015cm-2)注入到开窗区域，作为预淀积(predeposit)[图(a)]。接着，用一高温(约1100oC)再分布的步骤，形成约具有20/口电阻的n+埋层。8.3双极型晶体管技术第二步是淀积n型外延层。在去除表面氧化层后，将晶片放人外延反应炉，进行外延生长，外延层的厚度和掺杂浓度取决于器件最终的应用。模拟电路(有较高电压作放大用)需要较厚的外延层(约10m)和较低的掺杂浓度(约5×1015cm-3)，然而数字电路(有较低电压作开关用)则需要较薄的外延层(约3m)和较高的掺杂浓度(约2×1016cm-3)。图(b)表示经过外延工艺后器件的截面图。要注意的是，从埋层有杂质向外扩散(outdiffusion)到外延层的现象产生。为了将外扩散减至最低，应使用低温外延工艺及在埋层内使用低扩散系数的杂质(如砷)。8.3双极型晶体管技术第三步是形成横向氧化层隔离区域。一层薄的氧化层(约50nm)先以热氧化方式生长在外延层上，接着淀积氮化硅(约100nm)。如果氮化硅直接淀积在硅上而没有一层薄的氧化层作垫层，在后续的高温工艺中氮化硅会对硅晶片表面造成伤害。接着，使用光刻胶作为掩蔽层，将氮化硅一氧化层及约一半的外延层刻蚀掉[图(c)和(d)]。然后，将硼离子注入裸露出的硅晶片内[图(d)]。8.3双极型晶体管技术随后，除去光刻胶，并将晶片置入氧化炉管内。因为氮化硅有非常低的氧化速率，所以厚氧化层只会在未受氮化硅保护的区域内生长。隔离的氧化层通常长到某个厚度，使得氧化层表面和原本硅晶片表面形成同一平面以降低表面不平。这个氧化层隔离工艺称作硅的局部氧化(LOCOS)。8.3双极型晶体管技术图(a)为在去除氮化硅之后的隔离氧化层的截面图。由于析出效应，注入的硼离子大部分在隔离氧化层下被推挤形成一p+层，这层被称为p+沟道阻断层(channelstop或简称chanstop)，因为高浓度的p型半导体可以防止表面反型(surfaceinversion)及消除在相邻埋层问可能的高电导路径(或沟道)。8.3双极型晶体管技术第四步是形成基极区域。用光刻胶作为掩蔽层保护器件的右半边，然后注入硼离子(约1012cm-2)形成基极区域，如图(b)所示。另一个光刻工艺则用来除去基区中心附近小面积区域之外的所有薄氧化层[图(c)]。8.3双极型晶体管技术第五步是形成发射极区域。如图(d)所示，基区接触区域被光刻胶所形成的掩蔽层保护，然后用低能量、高剂量(约1016cm-2)的砷离子注入形成n+发射区和n+集电区接触区域。接着将光刻胶除去，最后一道金属化步骤形成基区、发射区和集电区的接触。在这基本的双极型晶体管工艺中，有六个步骤是生长薄膜、六道光刻步骤、四次离子注入及四次刻蚀步骤。每个步骤必须精确地监控，任何一步的失败通常会导致晶片报废而功亏一篑。8.3双极型晶体管技术杂质分布右图为一制作完成的晶体管沿垂直于表面且经过发射区、基区和集电区的掺杂分布。发射区分布相当陡，这是由于掺杂浓度依赖于扩散系数。基区可用恒定掺杂总量扩散的高斯分布来估计。集电区取决于外延区的掺杂量，然而在较大的深度时，会因埋层的外扩现象而增加。8.3双极型晶体管技术8.3双极型晶体管技术介质隔离在前面所描述用于双极型晶体管的隔离方法中，器件之间用其周围的氧化层来隔离，而器件与衬底之间用一个n+-p结(埋层)来隔离。但在高电压的应用时，另一种称做介质隔离(dielectricisolation)的方式，被用来隔离形成很多个小区域的单晶半导体。这个方法是用介质来隔离器件与衬底及其周围相邻的器件。右图为介质隔离的工艺顺序。首先用高能氧离子注入，在<100>晶向的n型硅衬底上生长一氧化层[图(a)]。接着，晶片经高温退火工艺，使注入的氧离子与硅原子反应形成氧化层。来自于离子注入的伤害也在退火工艺中被修补消除[图(b)]。之后，可得到被完全隔离于氧化层上的n型硅薄层(称为绝缘层上硅，silicon-on-insulator，SOI)，这个工艺称为氧注入隔离。8.3双极型晶体管技术因为上面的硅薄膜很薄，因此用前述LOCOS工艺或先刻蚀出一个沟槽[trench，图(c)]再用二氧化硅将其填满[图(d)]就可以很容易地形成隔离区域。接下来的工艺步骤是形成p型基区、n+型发射区和集电区，与前述方法几乎相同。主要优点：在发射极与集电极间的击穿电压高，可以超过数百伏，且和现今CMOS工艺整合相容，在混合高电压和高密度集成电路上非常有用。8.3双极型晶体管技术自对准多晶硅双极型结构在前面的工艺，需要另一道光刻工艺去定义用于分离基区与发射区接触区域的氧化层区域。这会造成在隔离区域内有一大块不起作用的器件面积，不但会增加寄生电容，也会增加导致晶体管特性衰退的电阻。降低这些不利效应的最佳方法是使用自对准(selfaIigned)结构。最常用的自对准结构具有双多晶硅层结构，并采用多晶硅填满沟槽的先进隔离技术，如下图所示。8.3双极型晶体管技术右图为自对准双多晶硅(n-p-n)双极型结构的制作步骤。晶体管是建构在n型外延层上。利用反应离子刻蚀，刻蚀出一个穿过n+次集电极区到p-衬底区、深5.0m的沟槽。然后生长一层薄热氧化层，作为在沟槽底部进行沟道阻断硼离子注入时的屏蔽层。接着，用无掺杂的多晶硅填满沟槽，再用厚的平坦场氧化层盖住沟槽。8.3双极型晶体管技术接着淀积第一多晶硅层并利用硼离子使其变为高掺杂浓度，此p+多晶硅(多晶硅1)将被当作固态扩散源(solid-phasediffusionsource)，来形成非本征的基区(extrinsicbase)与基区的电极。之后，以化学气相淀积(CVD)的氧化层与氮化硅来覆盖此多晶硅层[图(a)]；使用发射区掩模版定义出发射区面积区域；利用干法刻蚀工艺在CVD氧化层与多晶硅1上产生一个开口[图(b)]。8.3双极型晶体管技术随后，以热氧化法在被刻蚀过的结构上生长一层热氧化层。此时高掺杂多晶硅的垂直侧壁上也将同时生长一个较厚的侧壁氧化层(大约0.1～0.4m)。这侧壁氧化层的厚度决定了在基区与发射区接触边缘之间的间距。在热氧化层生长的步骤时，来自多晶硅1的硼外扩散到衬底[图(c)]形成非本征的p+基极区域。因为硼会横向与纵向扩散，所以非本征的基极区域能够与接下来在发射区接触下方形成的本征基极区域(intrinsicbase)接触。8.3双极型晶体管技术在生长氧化层之后，接着利用硼的离子注入形成本征基极区域[图(d)]。这步骤可用来自对准本征与非本征基极区域。在去除接触位置上的所有氧化层后，接着淀积第二多晶硅层(多晶硅2)并将砷或磷注入。此n+多晶硅将作为形成发射极区域与发射区电极的固态扩散源。然后，杂质会从多晶硅2向外扩散形成一个浅发射极区域。8.3双极型晶体管技术用基区与发射区外扩的快速退火步骤，有助于形成浅的发射区一基区结与集电区一基区结。最后，淀积铂(Pt)薄膜并进行烧结(sinter)以在n+多晶硅发射区与p+多晶硅基区的接触上形成硅化铂(PtSi)[图(e)]。这种结构可制作小于最小光刻尺寸的发射极区域。此乃因当侧壁氧化层形成时，侧壁热氧化层占据大于原先多晶硅的体积，此侧壁氧化层将会填充部分接触孔。因此，如果在每边生长0.2m厚的侧壁氧化层，0.8m宽的开口将大约缩至0.4m。8.3双极型晶体管技术标准埋层双极晶体管（SBC）工艺流程a）埋层形成，n注入，推进；b）外延层生长；c）SiO2缓冲层＆淀积Si3N4阻挡层淀积、光刻；d）沟道阻断注入形成p-n结隔离；n+埋层n+n+8.3双极型晶体管技术e）

局部氧化；f）本征基区硼注入，推进；g）接触孔光刻；h）非本征基区硼注入，推进。8.3双极型晶体管技术i）

发射区及集电区接触注入，推进；j）金属化。8.3双极型晶体管技术多晶硅自对准双极晶体管的工艺流程隔离之后进行P型重掺杂的多晶硅和氧化层淀积发射区光刻8.3双极型晶体管技术热生长氧化层的同时，p+掺杂多晶硅扩散形成非本征基区本征基区注入（轻掺杂）8.3双极型晶体管技术n+多晶硅淀积，热扩散形成n+发射区

多晶硅发射极：改善电流增益，缩小器件纵向尺寸。自对准发射极和基区接触：发射极和基区接触直接对准形成，不需两次光刻，减小器件内部电极接触之间的距离。8.3双极型晶体管技术8.4MOSFET技术目前，MOSFET是ULSI电路中最主要的器件，因为它可比其他种类器件缩小至更小的尺寸。MOSFET的主要技术为CMOS(CMOSFET，complementaryMOSFET)技术，用此技术，n沟道与p沟道MOSFET(分别称为NMOS与PMOS)可以制作在同一芯片内。CMOS技术对ULSI电路而言特别具有吸引力，因为在所有IC技术中，CMOS技术具有最低的功率消耗。右图为近年来MOSFET的尺寸按比例缩小的趋势。在20世纪70年代初期，栅极长度为7.5m，其对应的器件面积大约为6000m。随着器件的缩小，器件面积也大幅度地缩小。对于一个栅极长度为0.5m的MCSFET而言，器件面积可以缩小至小于早年MOSFET面积的1％。预期器件的缩小化将会持续下去。在21世纪初，栅极长度将会小于0.10m。8.4MOSFET技术栅极源极漏极衬底四端MOSFET剖面NMOS：PMOS：

要得到良好受控的阈值电压，需要控制：氧化层厚度、沟道中掺杂浓度、金属半导体功函数以及氧化层电荷。8.4MOSFET技术基本工艺下图为一个尚未进行最后金属化工艺的n沟道MOSFET的透视图。最上层为磷硅玻璃(PSG)，它通常用来作为多晶硅栅极与金属连线间的绝缘体及可动离子的吸杂层。8.4MOSFET技术与双极型晶体管比较，可注意到MOSFET基本结构较为简单。虽然这两种器件都使用横向氧化层隔离，双极型晶体管则需要一个埋层n+-p结，但MOSFET不需要垂直隔离。MOSFET的掺杂分布不像双极型晶体管那般复杂，所以掺杂分布的控制也就不那么重要。8.4MOSFET技术制作一个n沟道MOSFET(NMOS)，其起始材料为p型、轻掺杂(约1015cm-3)、<100>晶向、抛光的硅晶片。<100>晶向的晶片比<111>晶向的晶片好，因为其界面陷阱密度(interfacetrapdensity)大约是<111>晶向上的十分之一。第一步工艺是利用LOCOS技术形成氧化层隔离。这道工艺步骤与双极型晶体管工艺类似，都是先长一层薄的热氧化层作为垫层(约35nm)，接着淀积氮化硅(约150nm)[图(a)]。8.4MOSFET技术有源器件区域是利用光刻胶作为掩蔽层定义出的，然后通过氮化硅一氧化层的组合物进行硼离子沟道阻断注入[图(b)]。接着，刻蚀未被光刻胶覆盖的氮化硅层，在剥除光刻胶之后，将晶片置入氧化炉管，在氮化硅被去除掉的区域长一氧化层(称为场氧化层，fieldoxide)，同时也注入硼离子。场氧化层的厚度通常为0.5～1m。8.4MOSFET技术第二步是生长栅极氧化层及调整阈值电压。先去除在有源器件区域上的氮化硅一二氧化硅的组合物，然后长一层薄的栅极氧化层(小于10nm)。如图(c)所示，对一个增强型n沟道的器件而言，注入硼离子到沟道区域来增加阈值电压至一个预定的值(如+0.5V)。对于一个耗尽型n沟道器件而言，注入砷离子到沟道区域用以降低阈值电压(如-0.5V)。8.4MOSFET技术第三步形成栅极。先淀积一层多晶硅，再用磷扩散或离子注入，将多晶硅变为高浓度掺杂。使其薄层电阻达到典型的20～30/□。这个阻值对于栅极长度大于3m的MOSFET是适当的，但对于更小尺寸的器件而言，多晶硅化物(polycide)可用来当作栅极材料以降低薄层电阻至1/□左右。多晶硅化物为金属硅化物与多晶硅的组合物，常见的有钨的多晶硅化物(W-polycide)。8.4MOSFET技术第四步形成源极与漏极。在栅极图形完成后[图(d)]，栅极可用作砷离子注入(约5×1015cm-2，30keV)形成源极与漏极的掩蔽层[图(a)]，因此源极与漏极对栅极而言也具有自对准效果，所以唯一造成栅—漏极重叠的因素是由于注入离子的横向散布(对于30keV的砷，上只有5nm)。如果在后续工艺中用低温工艺将横向扩散降至最低，则寄生栅—漏极电容与栅—源极耦合电容将可比栅极—沟道电容小很多。8.4MOSFET技术最后一步是金属化。先淀积磷硅玻璃(P-glass)于整片晶片上，接着通过加热晶片，使其流动以产生一个平坦的表面[图(b)]。之后，在磷硅玻璃上定义和刻蚀出接触窗。然后淀积一金属层(如铝)并定出图形。完成后的MOSFET其截面如图(c)所示。图(d)为对应的顶视图。栅极的接触通常被安置在有源器件区域之外，以避免对薄栅极氧化层产生可能的伤害。8.4MOSFET技术8.4MOSFET技术对于一个栅极氧化层为5nm的MOSFET，可承受的最大栅极—源极间的电压为多少？假设氧化层击穿电场为8MV/cm，衬底电压为零。解：V=E×d=8×106×5×10-7=4(V)8.4MOSFET技术存储器器件存储器是可以由位(bits)来储存数字信息(或资料)的器件。许多存储器芯片都利用NMOS技术来设计与制造。对于大多数的大容量存储器而言，随机存储器(randomaccessmemory，RAM)结构较被看好。在一个RAM中，存储器细胞(简称存储单元，cell)以矩阵方式组织，可在任意顺序下存取信息(也就是储存、撷取或是擦除)而和它们的实际位置无关。静态随机存储器(SRAM)只要有电源供应，就可以一直维持储存的信息。SRAM基本上是一个可以储存一位信息的触发器电路(flip-flop)。一个SRAM存储单元包含四个增强型MOSFET和两个耗尽型MOSFET。耗尽型MOSFET可用无掺杂的多晶硅电阻取代以减小功率消耗。为了降低存储单元面积与功率消耗而发展出了动态随机存储器(DRAM)。图(a)为由一个晶体管所构成的DRAM存储单元的电路图，其中晶体管作为开关，而一位的信息则可存于储存电容中。储存电容的电压代表存储器的状态。例如，+1.5V可定义成逻辑1而0V定义成逻辑0。通常储存的电荷会在数毫秒内消失，主要是由于电容的漏电流所造成的，因此，动态存储器需要周期性地刷新(refresh)储存的电荷。8.4MOSFET技术图(b)为DRAM存储单元的版图(layout)，图(c)则为沿AA’方向所对应的截面图。储存电容利用沟道区域作下电极，多晶硅栅极作上电极，栅极氧化层则为介电层。行线(rowline)为一金属连线，用以减小由于寄生电阻(R)与寄生电容(C)产生的尺C延迟。列线(columnline)则由n+扩散所组成。8.4MOSFET技术MOSFET内部漏极用来作为储存栅极下的反型层与传输栅极间的导电连接.通过使用双层多晶硅(double-levelpolysilicon)的方法可省去漏极区域，如图(d)所示。第二个多晶硅电极由一层热氧化层与第一层多晶硅隔开，这层热氧化层在第二层电极被淀积形成前就被生长在第一层多晶硅上。因此，从行线来的电荷可以直接通过传输栅极与储存栅极下的连续反型层输运至位于储存栅极下的储存区域。8.4MOSFET技术为了符合高密度DRAM的要求，DRAM结构已经发展成具有堆叠式(stack)或沟槽式电容的三维空间架构。下图(a)显示一个简单的沟槽式存储单元结构凹，其优点为存储单元的电容可通过增加沟槽深度来增加而不需增加存储单元在硅晶片上的表面积。制作沟槽式存储单元时，最主要的困难在于如何刻蚀出深沟槽。深沟槽需要圆形的底部转角及在沟槽壁上生长均匀的薄介电层。8.4MOSFET技术图(b)为一堆叠式存储单元结构。因为在存取晶体管(accesstransistor)上堆叠储存电容，所以储存电容得以增加。利用热氧化或是CVD氮化硅的方法可在两层多晶硅电极中间形成介电层。因此，堆叠式结构的工艺较沟槽式简单。8.4MOSFET技术上图为1G位DRAM芯片，这个存储器芯片采用0.18m设计标准。沟槽式电容与其周边电路是CMOS。芯片的面积为390mm2

(14.3mm×27.3mm)。包含超过20亿个器件，工作电压为2.5V。一般安装在可提供适当散热、有88个脚位的陶瓷封装上。8.4MOSFET技术SRAM与DRAM两者都是挥发性存储器，亦即当电源关掉后，所储存的信息将会“灰飞烟灭”。相形之下，非挥发性存储器则可在电源关掉后，仍保留信息。右图(a)为一个有浮栅极(floating-gate)的非挥发性存储器，它基本上是一个栅极变更过的传统MOSFET。此复合式栅极由一个一般栅极(控制栅极)与一个被绝缘体包围的浮栅极构成。当外加大的正电压至控制栅极，电荷会由沟道区域穿过栅极氧化层注入到浮栅极内；当外加电压移去时，注入的电荷可以长期储存于浮栅极内。要移除这个电荷，必须施加一个大的负电压到控制栅极上，使得电荷可以注入回沟道区域内。8.4MOSFET技术另一种非挥发性存储器是金属-氮化硅-SiO2-半导体，如图(b)所示。当加上正电压时，电子可以隧穿(tunnel)过薄氧化层(约2nm)，在SiO2—氮化硅界面被捕捉而成为储存电荷。对于这两种非挥发性存储器，可用两个串联栅极电容表示其等效电路，如图(c)所示。储存于C1的电荷会造成阈值电压偏移，使器件处于较高阈值电压状态(逻辑1)。对于一个设计良好的存储器器件，电荷保存时间可以超过100年。为了擦除存储器(即将储存电荷移除)以及将器件回复到较低的阈值电压状态(逻辑0)，可使用栅极电压或其他方法(如紫外线)。8.4MOSFET技术非挥发性半导体存储器已广泛运用在便携式电子系统上，如移动电话、数码相机和IC卡。下图中上方的图片为一IC卡。图中，底部的图解则显示存有信息的非挥发性存储器器件可通过总线读写信息到中央处理器(CPU)。8.4MOSFET技术与传统磁片的有限容量(1K位)相比，非挥发性存储器的容量可以增加到16K位、64K位或依应用功能甚至可以更大(如储存个人相片或指纹)。通过IC卡读写机，储存的信息可应用于多方面，如通讯(插卡式电话、移动无线电通讯)、账款处理(电子钱包、信用卡)、付费电视、交通运输(电子票、大众运输)、医疗(病历卡)及门禁控制。IC卡在全球信息与服务业扮演举足轻重的角色．8.4MOSFET技术CMOS技术单阱技术→双阱技术；多晶硅栅技术：掺杂多晶硅替代铝，源漏自对准；硅化物栅技术：降低栅电极电阻；带侧墙的漏端轻掺杂结构（LDD）：降低短沟MOSFET热载流子效应；浅槽隔离（STI）：替代LOCOS，提高集成度；双掺杂多晶硅栅结构：NMOS－n＋栅，PMOS－p＋栅；晕环（Halo）技术；化学机械抛光（CMP）；双金属镶嵌（DD）：铜互连；8.4MOSFET技术右图(a)为一CMOS反相器，它有一个特性：在任一逻辑状态，由VDD到接地间的串联路径上，其中有一个器件不导通。因此在任一稳定逻辑状态下，只有小的漏电流；只有在开关状态时，两个器件才会同时导通，也才会有明显的电流流过CMOS反相器。因此，平均功率消耗相当小(nW级）。当每个芯片上器件数目增多时，功率消耗变成一个主要限制因素。低功率消耗就成为CMOS电路最吸引人的特色。8.4MOSFET技术图(b)为CMOS反相器的布局，图(c)则为沿着A-A’的器件截面图。在这个工艺中，先在n型衬底上进行p型注入掺杂而形成一个p型阱(或p型槽)。p型掺杂浓度必须足够高才能过度补偿n型衬底的背景浓度。对于p型阱的n沟道MOSFET，工艺则与前面所提过的相同。8.4MOSFET技术对于p沟道MOSFET而言，注入11B+或(BF2)+离子至n型衬底形成源极与漏极。75As+离子用于沟道离子注入来调整阈值电压及在p沟道附近的场氧化层下形成n+沟道阻断。因制作p沟道MOSFET需要p阱和其他步骤，所以制作CMOS电路的步骤是NMOS电路的两倍。因此，在工艺复杂性与降低功耗间需有所取舍。8.4MOSFET技术除了上述p阱，另一个替代方法是在p型衬底内形成n阱，如图(a)所示。这时，n型掺杂浓度必须足够高才能过度补偿p型衬底的背景浓度。不管用p阱还是n阱，阱中的沟道迁移率会衰退，因为迁移率是由全部掺杂浓度(NA+ND)决定的。最近有一种方法为在轻掺杂的衬底内注入两个分离的阱[图(b)]，称为双阱(twintubs)。因为在任一阱中都不需要过度补偿，所以可以得到较高的迁移率。8.4MOSFET技术闩锁效应（LatchUp）

CMOS晶片中，在电源VDD

和地线GND（VSS）之间由于寄生的PNP和NPN双极晶体管相互影响而产生一个低阻抗通路，它的存在会使VDD

和GND之间产生大的漏电流，可能对芯片造成永久性破坏。寄生元件：横向NPN晶体管，垂直PNP晶体管。阱NPNPNP8.4MOSFET技术所有CMOS电路都有寄生双极型晶体管所引起的闩锁问题。消除闩锁效应的方法：在重掺杂衬底上生长的轻掺杂外延层中制造器件。因为低电阻衬底可以旁路外延层，降低基区电阻Rsub。同时重掺杂衬底可以促进外延层基区少数载流子的复合，从而使寄生晶体管失效；

8.4MOSFET技术另一个可有效避免闩锁问题的工艺技术为使用深沟槽隔离，如图(c)所示。在此技术中，利用各向异性反应离子溅射刻蚀刻蚀出一个比阱还要深的隔离沟槽，接着在沟槽的底部和侧壁上生长热氧化层，然后淀积多晶硅或SiO2以将沟槽填满。这种技术消除了闩锁现象，因为n沟道与p沟道器件被深沟槽隔离开了。以下将讨论关于沟槽隔离的详细步骤与相关的CMOS工艺。8.4MOSFET技术MOS工艺技术的发展PMOSNMOSCMOS改进的CMOS例：N阱硅栅CMOS制备流程PPa.氧化b.刻蚀阱区窗口8.4MOSFET技术c.n阱形成：离子注入d.SiO2、Si3N4淀积f.场氧化e.刻蚀有源区，场区硼离子注入8.4MOSFET技术g.除去Si3N4，栅氧化层生长h.多晶硅淀积j.刻PMOS管硅栅，硼离子自对

准注入，形成PMOS管刻NMOS管硅栅，砷离子自对准注入形成NMOS管8.4MOSFET技术l.磷硅玻璃回流，开接

触孔，金属化，钝化k.磷硅玻璃淀积8.4MOSFET技术一、阱形成技术8.4MOSFET技术阱形成技术在CMOS中，阱可为单阱(singlewell)、双阱(twinwell)或是倒退阱(retrogradewell)。双阱工艺有一些缺点，如需超过1050℃的高温工艺及超过8h的长扩散时间来达到所需2～3m的深度。这种工艺中，表面掺杂浓度是最高的，掺杂浓度随着深度递减。为了降低工艺温度和时间，可利用高能离子注入将离子直接注入到想要的深度而不需通过表面扩散。如此一来，深度由离子注入的能量来决定，因此可用不同的注入能量来设计不同深度的阱。这种工艺中，阱的掺杂分布峰值将位于硅衬底中的某个深度，因而被称为倒退阱。p衬底n阱p+n+多晶硅n衬底p阱n+p+多晶硅p阱n阱n+p+n+／p+衬底外延层多晶硅优点：a.可单独调整N/PMOS参数，使CMOS达到最佳性能；b.N/PMOS距离可以更近，有利于集成度提高。8.4MOSFET技术右图为在倒退阱与一般传统热扩散阱中掺杂分布的比较。对于n型倒退阱与p型倒退阱而言，所需能量分别为700keV及400keV。如前所述，高能离子注入的优点在于可在低温及短时间条件下形成阱，故可降低横向扩散及增加器件密度。倒退阱优于传统阱的地方有：①由于底部的掺杂浓度高，倒退阱的阻值较传统阱低，所以可以将闩锁问题降至最低；②沟道阻断可与倒退阱的离子注入同时形成，减少工艺步骤与时间；⑧在底部较高的阱掺杂可以降低源极与漏极产生穿通(punch-through)的几率。8.4MOSFET技术二、先进隔离技术先进隔离技术传统的隔离工艺有一些缺点，使得其不适合于深亚微米(小于0.25m)工艺。硅的高温氧化与长氧化时间造成用于沟道阻断的注入离子(对nMOSFET而言，通常为硼)侵入有源区域并导致VT偏移。因此，横向氧化会导致有源区域的面积减小。此外，在亚微米隔离间隔中，场氧化层的厚度明显小于生长在宽间隔中的场氧化层。沟槽隔离技术可以避免这些问题，且已成为隔离的主流技术。8.4MOSFET技术右图为形成一深(大于3m)而窄(小于2m)的沟槽隔离技术的工艺，包含四个步骤：开出图形、刻蚀硅衬底、填充介电材料(如SiO2或无掺杂的多晶硅)及平坦化。深沟槽隔离可用于先进CMOS与双极型器件及沟槽式DRAM。因为隔离材料是利用CVD淀积，所以不需要长时间或高温工艺，且可以消除横向氧化和硼侵入的问题。8.4MOSFET技术另一个例子为下图所示用于CMOS的浅沟槽隔离(深度小于1m)。在定义出图形后[图(a)]，刻蚀出沟槽区域[图(b)]，接着重新填入氧化层[图(c)]，在重新填入氧化层之前，可先进行用于沟道阻断的离子注入。填入的氧化层高过沟槽，位于氮化硅上的氧化层应被除去。8.4MOSFET技术化学机械抛光用来去除氮化硅上的氧化层以得到平整的表面[图(d)]。由于氮化硅对于抛光具有高抵抗性，所以氮化硅可当作CMP工艺中的掩蔽层。抛光后，氮化硅和氧化层分别用磷酸及氢氟酸去除。这个平坦化步骤，有助于接下来定义出多晶硅的图形及多层金属连线工艺的平坦化。8.4MOSFET技术CMOS的源漏结构扩散(P，B)/离子注入(As，B)LDD：低能离子注入（As，BF2）Halo：超低能离子注入（As，BF2，In）8.4MOSFET技术三、栅极工程技术栅极工程技术如果用n+多晶硅作为PMOS与NMOS的栅极，PMOS的阈值电压(VT≈-0.5～-1.0V)必须用硼离子注入来调整。这会使得PMOS的沟道变为埋藏式，如图(a)所示。当器件尺寸缩小至0.25m以下时，埋藏式PMOS将会遭遇很严重的短沟道效应(shortchanneleffect)。8.4MOSFET技术短沟道效应

沟道长度减小到一定程度后出现的一系列二级物理效应统称为短沟道效应。这些二级物理效应包括：

a.短沟道器件阈值电压对沟道长度的变化非常敏感：沟道长度减小到一定程度后，源、漏结的耗尽区在整个沟道中所占的比重增大，栅下面的硅表面形成反型层所需的电荷量减小，因而阈值电压减小。

b.热载流子效应：器件内部的电场强度随器件尺寸的减小而增强，特别在漏结附近存在强电场，载流子在这一强电场中获得较高的能量，成为热载流子。热载流子在两个方面影响器件性能：越过Si-SiO2势垒，注入到氧化层中，不断积累，改变阈值电压，影响器件寿命；在漏附近的耗尽区中与晶格碰撞产生电子空穴对，形成附加电流。8.4MOSFET技术最值得注意的是短沟道效应有VT下跌、漏极导致的势垒下降及在关闭状态时漏电流大，以致于即使栅电压为零，也有漏电流经过源极与漏极。为解决此问题，在PMOS中可用p+多晶硅来取代n+多晶硅。由于功函数的差异(n+多晶硅与p+多晶硅有1.0eV的差异)，表面p型沟道器件并不需要调整VT的硼离子注入。8.4MOSFET技术因此，当缩至0.25m以下，需要采用双栅极结构(dual-gate)，即p+多晶硅用于PMOS，n+多晶硅用于NMOS[图(b)]。表面沟道与埋藏沟道的VT比较如右图所示。可以看到在深亚微米时，表面沟道器件的VT下跌比埋藏沟道器件来得缓慢，这表明具有p+多晶硅的表面沟道器件，很适合用于深亚微米器件的工作。8.4MOSFET技术为了形成p+多晶硅栅极，通常用BF2+离子注入。然而，在高温时硼很容易由多晶硅穿过薄氧化层到达硅衬底而造成VT偏移。此外，氟原子的存在会增加硼的穿透。有几种方法可以降低这个效应：使用快速退火以减少高温的时间而降低硼的扩散；使用氮化的二氧化硅层以抑制硼的穿透(因为硼可以很容易与氮结合而变得较不易移动)；制作多层多晶硅，利用层与层间的界面去捕捉硼原子。8.4MOSFET技术漏端轻掺杂（LDD：lightlydopingdrain）有源区：SiO2/多晶硅/栅氧化层/Si栅电极刻蚀源漏轻掺杂注入CVD淀积SiO2侧墙形成源漏重掺杂注入目的：降低峰值电场，抑制短沟MOSFET热载流子效应。8.4MOSFET技术晕环（Halo）注入

晕环注入在源漏扩展区周围形成反型的掺杂区，阻止与较深的接触源／漏区有关的耗尽区扩展，降低阈值电压对沟道长度的依赖关系，进一步抑制短沟道效应。该工艺目前被广泛应用于深亚微米MOS技术中，是沟道工程的重要组成部分。晕环（Halo）结构示意8.4MOSFET技术自对准结构和接触：使电极重叠最小化，减小寄生电容。金属多晶硅侧墙硅化物a.形成氧化物侧墙，源/漏/栅注入b.淀积金属，退火形成硅化物PSG接触势垒层铝基金属化c.选择性刻蚀未反应金属d.平坦化、接触及金属化后的最终结构方法：a.多晶硅掩蔽源漏自对准注入；b.采用硅化物（TiSi2、CoSi2、NiSi2、WSi2）形成良好接触，减小串联电阻。右图为一个面积约为200nm2、内含4200万个器件的微处理器芯片（Pentium4）。这个ULSI芯片采用的是0.18mCMOS技术、六层铝金属布线工艺。8.4MOSFET技术8.4MOSFET技术BiCMOS技术BiCMOS是一种结合CMOS与双极型器件结构在单一集成电路内的技术。结合这两种不同技术的目的在于制造出同时具有CMOS与双极型器件优点的IC芯片。我们知道CMOS在功率消耗、噪声容限(noisemargin)及封装密度上有优势。然而双极型的优点则在于开关速度、电流驱动能力及模拟电路方面的能力。因此，在特定的设计标准下，BiCMOS的速度较CMOS快，在模拟电路方面比CMOS有较佳的表现，比双极型器件具有较低的功率消耗及较高的器件密度。采用双极集成电路具有高速、驱动能力强、适合于高精度模拟电路；CMOS集成电路则在功耗和集成度等方面有优势；将这两种技术的优势结合起来就产生了BiCMOS技术。利用CMOS器件制作高集成度、低功耗的部分，而利用双极器件制作输入、输出或高速部分。BiCMOS工艺是双极工艺和CMOS工艺的有机融合，可分为两类：

a.以CMOS工艺为基础的BiCMOS工艺：p阱＆n阱BiCMOS，有利于保障CMOS器件性能；

b.以标准双极工艺为基础的BiCMOS工艺：双阱BiCMOS，有利于保障双极器件性能。8.4MOSFET技术图14.31显示一个BiCMOS与一个CMOS逻辑门的比较．

BiCMOS已被广泛应用。早期主要被用于SRAM，近年来，BiCMOS技术已成功地应用在无线通讯设备上的收发机、放大器及震荡器。大部分BiCMOS工艺是以CMOS工艺为基础，加上一些修改，如增加一些掩模版来制造双极型晶体管。下面以基于双阱CMOS工艺的高效BiCMOS工艺为例介绍，如上图。8.4MOSFET技术起始材料为p型硅衬底，然后形成一n+埋层以降低集电区的电阻，之后利用离子注入形成p型埋层用于增加掺杂浓度以防止穿通(punchthrough)产生。接着，生长一轻掺杂的n型外延层并完成CMOS所需的双阱工艺。为了达到双极型晶体管的高性能，需要四道额外的掩模版。这些掩模版为n+埋层掩模版、深n+集电区掩模版、p型基区掩模版及多晶硅发射极掩模版。8.4MOSFET技术其他工艺，用于基区接触的p+区域，可用PMOS中源极与漏极的p+离子注入同时形成；N+发射区则可用NMOS中源极与漏极的离子注入同时完成。和标准CMOS工艺相比，这些额外的掩模版及较长的制造时间是BiCMOS的主要缺点。额外成本则有赖于BiCMOS增强的性能来使其合理化。8.4MOSFET技术双阱BiCMOS工艺流程a.n+埋层离子注入b.p+埋层离子注入c.轻掺杂的外延硅层生长d.n阱离子注入8.4MOSFET技术e.p阱离子注入f.光刻有源区，场注入g.集电极磷离子注入h.本征基区离子注入8.4MOSFET技术i.多晶硅淀积，砷注入j.漏端轻掺杂（LDD）k.栅氧化物侧墙，NMOS源漏重掺杂l.PMOS源漏重掺杂，非本征基区注入8.4MOSFET技术m.有源区杂质再分布最后进行器件互连和钝化。8.4MOSFET技术8.5MESFET技术砷化镓工艺的新进展及新的电路方法使得发展与硅相似(silicon-like)的砷化镓IC技术变为可能。与硅相比，砷化镓本身有三项优点：较高的电子迁移率，故在同样器件尺寸时，其具有较低的串联电阻；在相同电场下，有较高的漂移速度(driftvelocity)，所以有较快的器件速度；能制成半绝缘性的、可以提供一个晶格匹配的介电绝缘衬底。然而，砷化镓也有三个缺点：少数载流子寿命非常短；缺少稳定的保护用氧化层；晶体缺陷比硅高上好几次方。短暂的少数载流子寿命与缺少高品质的绝缘薄膜使砷化镓双极型器件无法制作，也阻止了以砷化镓为衬底的MOS技术发展。因此，砷化镓IC技术的重点在MESFET。在MESFET中主要的考虑为多数载流子输运与金属—半导体接触。高性能MESFET制作程序如右图所示。在半绝缘的砷化镓衬底上，先用外延生长一层砷化镓，接着生长n+接触层[图(a)]，刻蚀出如台面的图形作隔离用[图(b)]，然后蒸镀一层金属作为源极和漏极的欧姆接触[图(c)]。刻蚀出沟道凹处(channelrecess)后再进行栅极凹处(gaterecess)刻蚀与栅极蒸镀[图(d)和(e)]。在光刻胶剥离工艺后[图(e)]即完成MESFET制作[图(f)]。8.5MESFET技术MESFET集成电路制作如图所示。n+源极与漏极区域是自对准于每个MESFET的栅极，用相当轻的沟道离子注入于增强型开关器件上，较浓的离子注入用于耗尽型负载器件。对于数字IC制造而言，不常用上述栅极凹处方式，因为每个凹处深度的均匀性不易控制将导致无法接受的阈值电压变化。这个工艺也可用于单片微波集成电路(MMIC)制备。要注意的是砷化镓MESFET工艺技术类似于以硅为主的MOSFET工艺技术。8.5MESFET技术大规模集成电路(约每芯片上有10,000个器件)的砷化镓IC已被制造出来。因为有较高的漂移速度(约高出硅20％)，在相同的设计标准下，砷化镓IC拥有高出硅IC20％的速度。然而，砷化镓晶体在品质与工艺技术上仍有待改善，才有可能挑战硅在ULSI应用上的独霸地位。8.5MESFET技术8.6封装技术将单个芯片从晶圆整体中分离出来后：（1）多数情况，被置入一个保护性的封装体中（2）作为多芯片模块的一部分（3）直接安装在印制电路板上（板上芯片COB）影响封装的芯片特性：集成度；晶片厚度；尺寸；对环境的敏感度；物理的脆弱度；热的产生；热敏感度保护芯片的措施：临近晶圆制造工艺结尾处淀积钝化层；为芯片提供一个封装体（封装温度不高于450度）封装的功能：紧固的引脚系统将脆弱的芯片表面器件连线与外部世界连接起来；物理性保护（防止芯片破碎或受外界损伤）；环境性保护（免受化学品、潮气等的影响）；散热（封装体的各种材料本身可带走一部分热量）8.6封装技术封装的工艺流程：①底部准备：底部准备通常包括磨薄和镀金。②划片：用划片法或锯片法将晶片分离成单个芯片。取片和承载：在挑选机上选出良品，放于承载托盘中。粘片：用金硅低熔点技术或银浆粘贴材料粘贴在封装体的芯片安装区域。⑤打线：芯片上的打线点与封装体引脚的内部端点之间用很细的线连接起来（线压焊）；在芯片的打线点上安装半球型的金属突起物（反面球形压焊）；TAB压焊技术。⑥封装前检查：有无污染物；芯片粘贴质量；金属连接点的好坏。8.6封装技术电镀、切筋成型和印字电镀：为增强封装体的外部引脚在电路板上的可焊性，电镀上铅锡合金。切筋成型:在接近封装工序的结尾，需要将引脚与引脚之间的连筋切除。⑧最终测试：包括电性测试及环境适应的可靠性测试。8.6封装技术封装工艺封装前晶圆准备（非必需）打磨。原因：芯片越来越厚，薄片易划片；厚芯片要求较深的粘片凹腔；掺杂工艺中，如晶圆背部没被保护起来，掺杂体形成电子结合点，可打磨掉。背面镀金。增加粘附性。划片

划片分离和锯片分离①划片法。还需圆柱滚轴加压才能得以分离。②锯片法。完全锯开。8.6封装技术取放芯片和芯片检查取放芯片。手动模式；自动模式，真空吸笔自动拣出良品芯片检查。检查芯片棱角的质量(不应有任何崩角和裂纹)；检查表面划痕和污染物。使用显微镜人工检查或光学成像系统自动检查粘片目的。在芯片与封装体之间产生很牢固的物理性连接;在芯片与封装体之间产生传导性或绝缘性的连接;作为介质把芯片上产生的热量传导到封装体上技术。低熔点融合技术;树脂粘贴技术材料。导电材料：金／硅合金；含金属的树脂；导电的聚酰亚胺。非导电材料：树脂；密封聚酰亚胺8.6封装技术低熔点融合技术原理：共熔现象三层结构：硅层；金膜；金－硅合金（粘合性强、散热性好、热稳定性好、含较少的杂质）步骤：对封装体加热，直至金硅合金熔化；把芯片安放在粘片区；研磨挤压、加热形成金－硅合金；冷却系统树脂粘贴法方法：

使用黏稠的液体树脂粘合剂。液体树脂粘合剂可在芯片和封装体之间形成一层绝缘层或在掺杂了金或银后称为电和热的良导体。步骤：粘片区沉积上一层树脂粘合剂；向下挤压芯片以使下面的树脂平整；烘干8.6封装技术打线整个封装工序中最重要的一步。有三种技术：线压焊(金线压焊和铝线压焊)；反面球；TAB焊(载带自动焊系统)线压焊：金线和铝线，导电性和延展性都很强。金的优点：最好的导体；极好的热导体；抗氧化和腐蚀。金线压焊方法：热挤压焊法(TC压焊法)(300-350度)；超声波加热法(温度更低)。限制：金线的消耗；金铝形成紫色合金，影响电传导性。铝线压焊优点：低成本；它与铝材料的压焊点属同种材料，不容易受腐蚀；铝的压焊温度较金更低，这与使树脂粘合剂粘片的工艺相兼容8.6封装技术反面球压焊技术线压焊不足：连接点都有电阻；线太近的话容易短路；每个线压焊两个点。解决方案：用沉积在每个压焊点上的金属突起物代替金属线。把芯片反转过来之后对金属突起物的焊接实现了封装体的电路连接。8.6封装技术封装方法。密封型：焊接封装；焊料封装（焊接盖封装）；CERDIP封装。非密封型：树脂压模；顶部滴胶封装金属罐（焊接封装）：比较早的封装方式，适合于分立器件或小规模集成电路。预制的陶瓷封装体封装：金属盖或者陶瓷盖。CERDIP封装：比较早的封装方式，适合于分立器件或小规模集成电路。树脂塑封体：塑料封装。引脚电镀封装体封装完毕的一个重要特征是完成对引脚的加工。大多数的封装体的引脚被镀上一层铅锡合金。引脚切筋成型将引脚与引脚之间多余的连筋去掉。8.6封装技术外部打磨将塑料封体外壳的多余毛刺去掉，方法：物理；化学法封装体印字。方法：墨印法，适合所有封装材料且粘附性好；激光印字法，适合于塑料封装体的印字方法。终测在器件封装的结尾，加工完毕的封装器件要经过一系列的环境、电性和可靠性测试，有时可能只是抽样测试。环境测试。目的：清除出有缺陷的（芯片松动、污染物和粘片凹腔内的尘埃）或者密封不严的封装器件；准备工作：稳定性烧烤一段时间（150度、连续24个小时），将封装器件中所有可挥发性的物质去除掉。温度循环：受测器件被载入测试室内，在高低两个极端的温度下循环，缺陷恶化以便在电性测试中发现。持续加速测试：载入离心机中加速。密封测试：总体检漏法。8.6封装技术电性测试。动机：验证经过晶圆电测过的良品芯片没有被以后的封装工序搞坏。参数测试（输入输出电压、电容、电流）；功能性测试老化测试。可选，高可靠性器件必须进行老化测试。目的：加剧芯片与封装体内部的电性连接的性能，驱使芯片体上所有污染物跑到正在运行的电路上，导致失效。方法：器件插入到插件座中，安装在有温度循环能力测试室内。在测试中器件电路在加电的情况下经受温度循环测试。8.6封装技术8.6封装技术封装设计70年代中期以前，大多数芯片封装不是金属罐就是DIP，随着芯片尺寸的缩小和集成度的提高，逐渐出现了新的封装技术。金属罐法：用于封装分立器件和小规模集成电路。双列直插封装：DIP是人们最熟悉的封装设计，有三种不同的技术构成。高可靠性的芯片会被封装到预制的陶瓷DIP体内。大多数DIP封装都是使用树脂塑封技术来完成的。针形栅格阵列封装：DIP适合于做管脚数量比较少的封装。FC-PGA：FlipChipPinGridArray，反转芯片针状栅格阵列球形栅格阵列：与PGA封装体的外形相似，但BGA是用一系列的焊料突起物（焊球）用来完成封装体与PCB的电路连接。8.6封装技术第10章封装技术三、封装设计焊至此处8.6封装技术8.6封装技术薄形封装：扁平封装(FPFlatPackage)；薄小轮廓封装封装(TSOPThinSmallOutlinePackage)；小轮廓集成电路封装(SOICSmallOutlineIC)。8.6封装技术TSOP或TSSOP：ThinShrinkSmallOutlinePackagePQFP或CQFP：QFP(QuadFlatPackage)四侧引脚扁平封装QFPTQFPThinQuadFlatPackage8.6封装技术四面引脚封装QFP(QuadFlatPackage)四侧引脚扁平封装CLCCPLCC8.6封装技术8.6封装技术8.6封装技术多芯片模块（MCM）封装：将多个芯片封装在同一个封装体中。板上芯片（COB）：是裸芯片技术的一个应用。保护芯片的方法：顶部滴胶（环氧树脂）。8.6封装技术8.7微电子器件的挑战自1959年开启了集成电路时代以来，最小器件尺寸也称作最小特征长度(featurelength)，一直以大约每年13％的速度在缩小。据半导体国际技术路线图(InternationalTechnologyRoadmapforSemiconductor)预测，最小特征长度将由2002年的130nm缩小至2014年的35nm。DRAM的存储单元容量每三年增加四倍，预计在2011年，以50nm的设计标准，可以制作出64G位的DRAM。而且在2014年，晶片尺寸将会增加到450mm。除了尺寸缩小外，来自于器件方面、材料方面与系统方面的挑战都将出现。8.7微电子器件的挑战工艺整合的挑战右图为CMOS逻辑技术电源供应电压VDD、阈值电压VT、栅极氧化层厚度d对沟道长度的趋势。从此图中可见栅极氧化层将很快接近2nm的隧穿电流极限，VDD的降低将会变缓，此乃因VT无法缩小(即VT的最小值约0.3V，这是基于亚阈值漏电流与避免电路噪声的考虑)。8.7微电子器件的挑战一些180nm技术以后所面临的挑战如下图所示，其中最严格的要求有以下几方面。8.7微电子器件的挑战一、超浅结的形成超浅结的形成当沟道长度缩小时会发生短沟道效应，当器件尺寸小于100nm时，这个问题变得很重要。为了得到低阻值的超浅结，必须使用高剂量、低能量(小于1keV)离子注入技术来降低短沟道效应。对100nm技术而言，所需结深度约为20～33nm，掺杂浓度为1×1020cm-3。8.7微电子器件的挑战二、超薄氧化层8.7微电子器件的挑战超薄氧化层当栅极长度缩小至130nm以下，为了维持器件性能，栅极介电层的等效氧化层厚度必须降至约2nm。然而，如果只使用SiO2(介电常数为3.