第13章 触发器与时序逻辑电路

第13章触发器和时序逻辑电路13.1

双稳态触发器13.

2时序逻辑电路13.3555定时器及其应用(不要求)基本要求掌握RS、JK、D、T触发器的逻辑功能及不同结构触发器的动作特点;第13章触发器和时序逻辑电路3.学会使用本章所介绍的各种集成电路;

2.掌握寄存器、移位寄存器、二进制计数器、十进制计数器的逻辑功能，会分析时序逻辑电路;输出状态取决于时序逻辑电路的特点：

双稳态触发器，它是构成时序逻辑电路的基本逻辑单元。时序逻辑电路：具有存贮记忆功能的电路。当输入信号消失后，电路状态仍维持不变。

原来状态当前输入{13.1双稳态触发器1.有两个稳定状态“0”态和“1”态；

双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。特点：3.输入信号消失后，能保存“0”或“1”态，即具有记忆功能。2.能根据输入信号将触发器置成“0”或“1”态；&QQG1&G2SDRD13.1.1基本RS触发器两互补输出端两输入端正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即

Q=1，称为“1”态；

Q=0，称为“0”态。反馈线触发器输出与输入的逻辑关系？1001设触发器原态为“1”态翻转为“0”态

(1)SD=1，RD=01010&QQG1&G2SDRD设原态为“0”态1001110触发器为“0”态复位0

结论:

不论触发器原来为何种状态，当

时，将使触发器置“0”或称为复位。&QQG1&G2SDRD

(1)SD=1，RD=001设原态为“0”态011100翻转为“1”态(2)SD=0，RD=1&QQG1&G2SDRD设原态为“1”态0110001触发器为“1”态置位1&QQG1&G2SDRD结论:

不论触发器原来为何种状态，当

时，将使触发器置“1”或称为置位。(2)SD=0，RD=111设原态为“0”态010011保持“0”态(3)SD=1，RD=1&QQG1&G2SDRD设原态为“1”态11100011&QQG1&G2SDRD结论:

当

时，触发器保持原来的状态，即触发器具有保持、记忆功能(3)SD=1，RD=1保持“1”态110011(4)SD=0，RD=0若G1先翻转：触发器为“0”态触发器为“1”态若G2先翻转：结论:

当

时，触发器两互补输出端均为“1”，非触发器定义状态；&QQG1&G2SDRD}不确定，禁止基本RS触发器状态表逻辑符号RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不变保持00同时变1后不确定功能低电平有效不定不定设原态为“1”态当SD,RD

撤去时，触发器状态不定13.1.2时钟控制触发器（同步触发器）基本RS触发器时钟控制电路&G4SR&G3CP&G1&G2SDRDQQ时钟脉冲触发器的翻转时刻受统一时钟脉冲的控制1.钟控RS触发器当CP=0时：01111&G1&G2SDRDQQ&G4SR&G3CP

SD，RD为直接置1置0端，用于预置触发器的初始状态，工作过程中处于高电平，对电路工作状态无影响。说明：被封锁

R、S输入状态不起作用，触发器状态不变1打开11打开

触发器的翻转时刻受CP控制（CP高电平时翻转），而触发器的状态由R、S的状态决定。&G1&G2SDRDQQ&G4SR&G3CP当CP=1时：触发器状态由R、S输入状态决定。101(1)S=0,R=00011触发器保持原态11&G1&G2SDRDQQ&G4SR&G3CP功能分析：10(2)S=0,R=1触发器置“0”1000111(3)S=1,R=0触发器置“1”11&G1&G2SDRDQQ&G4SR&G3CP(4)S=1,R=1当时钟由1变0后触发器状态不定010111若先翻若先翻Q=0Q=10111０Qn—时钟到来前触发器的状态Qn+1—时钟到来后触发器的状态逻辑符号QQSRCPSDRDCP高电平时触发器状态由R、S确定CPSRQn+111100Qn111010复位111101置位11111不定/禁用110××Qn钟控RS触发器状态表例：画出钟控RS触发器的输出波形(初始为零态)RSCP不定不定钟控RS状态表

CP高电平时触发器状态由R、S确定Q00SR01010111不定Qn+1Qn12340将钟控RS触发器上增加两条反馈线2.JK触发器JK&G2&G1&G4&G3SRCPCPJKQn+1说明功能表0101100Qn保持111计数0××Qn保持1010复位11010001111101置位10111011101001

SD，RD用于预置触发器的初始状态，触发器工作过程中应处于高电平11逻辑符号CPQJKSDRDQ次态方程JK触发器工作波形(设初态为0)

CPJKQ将钟控RS触发器上加一条反馈线

3.D触发器CPDQn+1说明100复位111置位0×Qn保持逻辑符号D

SD，RD用于预置触发器的初始状态，触发器工作过程中应处于高电平功能表次态方程&G2&G1Q&G4&G3SRCP1001101100DCPQQ

可由D触发器转换成T触发器4.T触发器CPTQn+1说明10Q保持11计数逻辑符号功能表次态方程QCPC1S1DRT=1TCPQQ电位触发存在的问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。CPQ

若将T端固定接1，其逻辑功能？是一种具有计数功能的触发器，称它为T′触发器。则次态方程为：13.1.3主从型JK触发器1.电路结构从触发器主触发器1互补时钟控制主、从触发器不能同时翻转RS

C从触发器QQQSDRD

C主触发器JKCP12.工作原理主触发器打开

主触发器状态由J、K决定，接收信号并暂存。从触发器封锁

从触发器状态保持不变。CP=1时：CP1RS

C从触发器QQQSDRD

C主触发器JK10输出状态不受输入影响保持不变

从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。从触发器打开主触发器封锁CP101RS

从触发器QQQSDRD

JKCP主触发器CP由1变为0后：01注意：要求CP高电平期间J、K的状态保持不变。1RS

从触发器QQQSDRD

JKCP主触发器01CP总结：1.

CP＝1时：主触发器接收输入信号，从触发器状态保持不变2.

CP下降沿(由1到0)：触发器翻转(主、从触发器状态一致)。3.CP＝0时：主触发器封锁,J、K不起作用1RS

从触发器QQQSDRD

JKCP主触发器01CP010

JK触发器的逻辑功能分析：(1)J=1,K=1

设触发器原态为“0”态翻转为“1”态110110101001主从状态一致01状态不变状态不变CP01010设触发器原态为“1”态每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=11RS

从触发器QQQSDRD

JKCP主触发器01CP010(2)J=0，K=1设触发器原态为“1”态翻转为“0”态01100101011001设触发器原态为“0”态为“0”态1RS

从触发器QQQSDRD

JKCP主触发器01CP010(3)J=1，K=0设触发器原态为“0”态翻转为“1”态10011010100101设触发器原态为“1”态为“1”态RS

从触发器QQQSDRD1

JKCP从触发器CP010(4)J=0，K=0设触发器原态为“0”态保持原态00010001保持原态保持原态RS

C从触发器QQQSDRD1

CJKCP从触发器3.JK触发器的逻辑功能Qn10011100Qn

01

JKQn

Qn+1

00

01

10

11

JK触发器状态表01010101

CP高电平时，主触发器状态由J、K决定，从触发器状态不变。

CP下降沿()触发器翻转(主、从触发器状态一致）。

00

010

101Qn+1Qn

S'

R'

SD

、RD为直接置1、置0端，不受时钟控制，触发器工作时应接高电平。CPQJKSDRDQ下降沿触发翻转JK触发器工作波形CPJKQ下降沿触发翻转逻辑符号例：上升沿触发的D触发器工作波形图

CPDQ上升沿触发翻转13.1.5触发器逻辑功能的转换1）将JK触发器转换为D触发器当J=D，K=D时，两触发器状态相同D触发器状态表DQn+1

0101JKQn+1

00Qn

010

101

11

Qn

JK触发器状态表D1CPQJKSDRDQ下降沿触发翻转2.将JK触发器转换为T触发器T

CPQJ

KSDRDQT触发器状态表T

Qn+1

01QnQnJ

KQn+1

00Qn

010

101

11

Qn

JK触发器状态表当J=K时，两触发器状态相同3.将D触发器转换为T´触发器触发器仅具有计数功能

CPQD=QD触发器状态表DQn+1

0101CPQQD

即要求来一个CP，触发器就翻转一次。13.2时序逻辑电路

13.2.1时序逻辑电路概述

时序逻辑电路的结构组合电路存储电路Z1ZjY1YrQ1QrX1Xi输入信号输出信号存储电路的输入输出状态逻辑电路中存在反馈，时序电路的输出由电路的输入和电路原来的状态共同决定。13.2.2

寄存器

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。一个触发器只能存放一位二进制数，存放n

位二进制时，要n个触发器。按功能分数码寄存器移位寄存器RDQDFF0d0Q0QDFF1d1Q1d2QDFF2Q2QDFF3d3Q31数码寄存器仅有寄存数码的功能。清零寄存指令通常由D触发器或R-S触发器组成并行输入方式00001101寄存数码1101触发器状态不变RDSDd3RDSDd2RDSDd1RDSDd010清零1100寄存指令&Q0&Q1&Q2&Q3取数指令1100并行输出方式&&&&QQQQ00000011状态保持不变101011112移位寄存器不仅能寄存数码，还有移位的功能。所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器寄存数码单向移位寄存器清零D1移位脉冲23410111QQ3Q1Q2RD0000000100101011010110111011QJKFF0Q1QJKFF2QJKFF1QJKFF3数据依次向左移动，称左移寄存器，输入方式为串行输入。QQQ从高位向低位依次输入数码输入1110010110011000输出再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式清零D10111QQ3Q1Q2RD10111011QJKFF0Q1QJKFF2QJKFF2QJKFF3QQQ5移位脉冲786数码输入左移寄存器波形图12345678CP1111011DQ0Q3Q2Q11110待存数据1011存入寄存器0111从Q3取出13.2.3

计数器计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器

(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)1二进制计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。1).异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(CP)二进制加法计数器状态表从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,

这个进位信号应使相邻的高位触发器翻转。1010当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0FF0QJKQQ1FF1QJKQQ2FF2CP计数脉冲三位异步二进制加法计数器在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个CP翻转一次当相邻低位触发器由1变0时翻转异步二进制加法器工作波形2分频4分频8分频每个触发器翻转的时间有先后，与计数脉冲不同步

CP12345678

Q0Q1Q2用D触发器构成三位二进制异步加法器？？2、若构成减法计数器CP又如何连接？思考1、各触发器CP应如何连接？各D触发器已接成T´触发器，即具有计数功能CP清零RDQDQQ0F0QDQQ1FF1QDQQ2FF22).同步二进制加法计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(CP)二进制加法计数器状态表

从状态表可看出：最低位触发器FF0每来一个脉冲就翻转一次；FF1：当Q0=1时，再来一个脉冲则翻转一次；FF2：当Q0=Q1=1时，再来一个脉冲则翻转一次。计数脉冲数二进制数十进制数Q3Q2Q1Q0012345678

000000010010001101000101011001111000012345678计数脉冲数二进制数十进制数Q3Q2Q1Q0

9101112131415

10011010101111001101111011119101112131415

16

0000

0四位二进制加法计数器的状态表四位二进制同步加法计数器级间连接的逻辑关系由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式FF0每输入一C翻一次FF1FF2FF3J0=K0=1Q0=1J1=K1=Q0Q1=Q0=1J2=K2=Q1

Q0Q2=Q1=Q0=1J3=K3=Q2

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0（加法）（减法）计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J、K的状态。QFF3QFF2QFF1QFF0Q3Q2Q0Q1CPJKJKJKJK由主从型JK触发器组成的同步四位二进制加法计数器

最低位触发器FF0每一个脉冲就翻转一次；FF1：当Q0=1时，再来一个脉冲则翻转一次；FF2：当Q1=Q0=1时，再来一个脉冲则翻转一次。FF3：当Q2=Q1=Q0=1时再来一个时钟FF3翻转。

74LS161型四位同步二进制计数器(a)外引线排列图；(b)逻辑符号A0A1A3A2UCC:16GND:8EPETCPLDRD34561112131415Q0Q3Q1Q2RCO74LS161710291A01CP234RCO5A36EP7GND8911101213141516+UCC74LS161LDA1A2ETQ0Q3Q1Q2RD(a)(b)3)集成电路74LS161型四位同步二进制计数器01111110

0

RD

CPEPET表12.3.474LS161型同步二进制计数器的功能表0111LD输入输出Q3Q2Q1Q0A3A2A1A0d3d2d1d0d3d2d1d0计数保持保持0000

例:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为“000”。RDQJKQQ0FF0QJKQQ1FF1QJKQQ2FF2

CP计数脉冲解：1.写出各触发器

J、K端和CP端的逻辑表达式

CP0=CP

K0=1

J0=Q2K1=1

J1=1CP1=Q0J2=Q0Q1K2=1CP2=CP

RDQJKQQ0FF0QJKQQ1FF1QJKQQ2FF2

CP计数脉冲解：当初始状态为“000”时，各触发器J、K端和C端的电平为

CP0=CP=0K0=1

J0=Q2=1

K1=1

J1=1

CP1=Q0=0J2=Q0Q1=0K2=1CP2=CP=0

RDQJKQQ0FF0QJKQQ1FF1QJKQQ2FF2

CP计数脉冲011111CPJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，经5个脉冲循环一次，为五进制计数器。2.列写状态转换表，分析其状态转换过程CP1=Q0由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。异步五进制计数器工作波形CP12345Q0Q1Q22十进制计数器十进制计数器：计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用8421编码的十进制计数器。1.同步十进制计数器十进制加法计数器状态表二进制数Q3Q2Q1Q0脉冲数(CP)十进制数0123456789100000000100100011010001010110011110001001000001234567890RDQJKQFF0QJKQFF1

CP计数脉冲QJKQFF2QJKQQ3FF3Q2Q1Q0十进制同步加法计数器Q0Q1Q2Q3CP12345678910十进制计数器工作波形常用74LS160型同步十进制加法计数器,其外引脚排列及功能表与74LS161型计数器相同。2.异步十进制计数器(1)74LS290型二-五-十进制计数器Q1RD

CP0&R02R01S91S92&QJKQFF1QJKQFF2Q2QJKQFF3Q3RDRDRDSDSD

CP1Q0QJKQFF0逻辑功能及外引线排列110

10清零0000（1）R01、

R02：置“0”输入端逻辑功能Q1RD

CP0&R02R01S91S92&QJKQFF1QJKQFF2Q2QJKQFF3Q3RDRDRDSDSD

CP1Q0QJKQFF0逻辑功能及外引线排列0置“9”1100（1