ch1-SOC设计实践概述

第1章SOC设计实践概述课程简介目标：通过实践和理论结合，掌握数字集成电路开发的基本方法、流程以及集成电路开发过程中相关工具的使用，能采用高层次设计方法设计较复杂的数字电路。SPEC.-GDSIIRTL-GDSII该课程的基础课程是《数字逻辑》、《硬件描述语言》。该课程总计48个学时。课程内容安排理论部分：设计流程可综合的Verilog语言设计与验证编码规范逻辑综合基础可测性设计静态时序分析基础布局布线等课程内容安排实验部分：

SynopsysVCSLab（验证部分）

SynopsysDCLab（综合部分）

SynopsysICCLab（版图部分）考核：大作业（文档、代码、验证、综合、布局布线等）Verilog设计电路与写C程序的区别Verilog的建模层次有哪些？Verilog建模组合逻辑和时序逻辑的异同？什么是寄存器？什么是Latch？寄存器的setup/hold时间是什么？什么是同步电路，什么是异步电路？逻辑综合的概念第一节SOC设计初步数字集成电路概述设计流程介绍EDA工具介绍1数字集成电路概述历史和现状设计方法设计语言设计模式面临的挑战1.1发展历史集成度的发展摩尔定律In1965,GordonMoorenotedthatthenumberoftransistorsonachipdoubledevery18to24months.Hemadeapredictionthatsemiconductortechnologywilldoubleitseffectivenessevery18monthsSemiconductor:TheRevolutionFirsttransistorBellLabs,1948Intel4004Micro-Processor19711000transistors1MHzoperationIntelPentiumIVprocessor200142Mtransistors1.5GHzoperationIBMcell20054GHz,90nm工艺2.34亿晶体管Intel酷睿i7处理器第四代智能英特尔®酷睿™i7处理器采用22纳米制造工艺；晶体管数量：14.8亿；核心面积：159.8平方毫米；主频：2.5GHz；Moore’slawinMicroprocessors40048008808080858086286386486Pentium®procP60.0010.010.1110100100019701980199020002010YearTransistors(MT)2Xgrowthin1.96years!TransistorsonLeadMicroprocessorsdoubleevery2yearsDieSizeGrowth40048008808080858086286386486Pentium®procP611010019701980199020002010YearDiesize(mm)~7%growthperyear~2Xgrowthin10yearsDiesizegrowsby14%tosatisfyMoore’sLawFrequencyP6Pentium®proc486386286808680858080800840040.111010010001000019701980199020002010YearFrequency(Mhz)LeadMicroprocessorsfrequencydoublesevery2yearsDoublesevery

2yearsPowerDissipationP6Pentium®proc486386286808680858080800840040.1110100197119741978198519922000YearPower(Watts)LeadMicroprocessorspowercontinuestoincreasePowerwillbeamajorproblem5KW18KW1.5KW500W40048008808080858086286386486Pentium®proc0.111010010001000010000019711974197819851992200020042008YearPower(Watts)Powerdeliveryanddissipationwillbeprohibitive19InternationalTechnologyRoadmapforSemiconductors

1.2设计方法自底向上基本的流程优缺点集成度低，不易修复BUG效率低，周期长自顶向下基本的流程易于大规模化，是主流的设计流程结合BottomUp的设计方法1.由基本门构成各个组合与时序逻辑2.由逻辑单元组成各个独立的功能模块3.由各个功能模块连成一个完整系统4.完成整个系统测试与性能分析REGISTERPCRAMALU&1步骤:采用自下而上的设计方法-从状态图的简化，写出最简逻辑表达式;采用通用逻辑元器件-通常采用74系列和CMOS4000系列的产品进行设计；在系统硬件设计的后期进行调试和仿真；只有在部分或全部硬件电路连接完毕，才可以进行电路调试，一旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设计周期延长。设计结果是一张电路图；当设计调试完毕后，形成电路原理图，该图包括元器件型号和信号之间的互连关系等等

BottomUp的设计方法缺点：1.一般来讲，对系统的整体功能把握不足；2.实现整个系统的功能所需的时间长，因为必须先将各个小模块完成，使用这种方法对设计人员之间相互进行协作有比较高的要求。BottomUp的设计方法4.工艺库映射3.各个功能模块系统级联合验证2.各个功能模块划分，设计和验证1.系统层：顶层模块，行为级描述，功能模拟和性能评估REGISTERPCRAMALU&1CPUTopdown的设计方法特点：从系统层开始设计和优化，保证了设计结果的正确性适合复杂的、大规模电路的设计缩短设计周期依赖于先进的EDA设计工具和环境，费用昂贵需要精确的工艺库支持Topdown的设计方法1.3设计语言Verilog1983GDA支持不同级的建模，可以到门级层次化建模保留了C特点，简单灵活美国、台湾、亚洲等Vhdl1987年美国国防部语法比较复杂，抽象，适合系统级建模欧洲验证语言SystemCSystemVerilogSpecMan1.4几种设计模式全定制设计（fullcustomdesign）半定制设计标准单元设计(standardcelldesign)FPGAMixtureoftheaboves全定制设计简述

全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。该方法尤其适宜于模拟电路，数模混合电路以及对速度、功耗、管芯面积、其它器件特性（如线性度、对称性、电流容量、耐压等）有特殊要求的场合；或者在没有现成元件库的场合。特点：精工细作，设计要求高、周期长，设计成本昂贵。由于单元库和功能模块电路越加成熟，全定制设计的方法渐渐被半定制方法所取代。在现在的IC设计中，整个电路均采用全定制设计的现象越来越少。

全定制设计要求：全定制设计要考虑工艺条件，根据电路的复杂和难度决定器件工艺类型、布线层数、材料参数、工艺方法、极限参数、成品率等因素。需要经验和技巧，掌握各种设计规则和方法,一般由专业微电子IC设计人员完成；常规设计可以借鉴以往的设计，部分器件需要根据电特性单独设计；布局、布线、排版组合等均需要反覆斟酌调整，按最佳尺寸、最合理布局、最短连线、最便捷引脚等设计原则设计版图。版图设计与工艺相关，要充分了解工艺规范，根据工艺参数和工艺要求合理设计版图和工艺。全定制设计简述Full-CustomDesignNorigidrestrictionsonlayout.Morecompactdesign.Longerdesigntime.Hierarchical:chipclustersunitsfunctionalunits.半定制设计方法简述

半定制设计方法又分成基于标准单元的设计方法和基于门阵列的设计方法。

基于标准单元的设计方法是：将预先设计好的称为标准单元的逻辑单元，如与门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。基于标准单元的ASIC又称为CBIC(CellbasedIC)。

基于门阵列的设计方法是：在预先制定的具有晶体管阵列的基片或母片上通过掩膜互连的方法完成专用集成电路设计。

半定制主要适合于开发周期短，低开发成本、投资、风险小的小批量数字电路设计。

该方法采用预先设计好的称为标准单元的逻辑单元，如门电路、多路开关、触发器、时钟发生器等，将它们按照某种特定的规则排列成阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。单元库中所有的标准单元均采用定制方法预先设计，如同搭积木或砌墙一样拼接起来，通常按照等高不等宽的原则排列，留出宽度可调的布线通道。基于标准单元的设计方法CBIC的主要优、缺点：

用预先设计、预先测试、预定特性的标准单元库，省时、省钱、少风险地完成ASIC设计任务。设计人员只需确定标准单元的布局以及CBIC中的互连。标准单元可以置放于芯片的任何位置。所有掩膜层是定制的；可内嵌定制的功能单元；制造周期较短，开发成本不是太高。需要花钱购买或自己设计标准单元库；

要花较多的时间进行掩膜层的互连设计。

基于标准单元的设计方法基于标准单元的设计方法

CBIC的设计和版图规则：

版心面积较小，无冗余元件，但建库工作量大，所有掩膜层需定制，晶体管和互连由定制方法连接；可以内嵌定制的功能块；制造周期较短。标准单元的版图结构见图1.3，两层金属的布局及布线见图1.4。单元按等高不等宽的方式排列成行，行间留出布线通道，金属1和金属2采取互相垂直运行。上方和下方的最底层金属分别为VDD和GAN(VSS)。在n阱区内进行P扩散形成P沟MOS器件，在P阱区扩散N型N形成MOS器件。MOS器件的源漏之间采用金属栅或者多晶栅。源、漏（栅）开引线孔，经金属线互连构成电路。各单元与其它单元之间通过中心连接点的引线孔连接。在采用多层金属的结构中，金属层之间的连接也是通过特定的过孔实现。基于标准单元的设计方法

图1.3标准单元的版图结构基于标准单元的设计方法基于标准单元的设计方法StandardCellDesignRectangularcellsofthesameheight.Celllibrary(has500-1200cells).Cellsplacedinrowsandspacebetweenrowsarecalledchannelsforrouting.门阵列是将晶体管作为最小单元重复排列组成基本阵列，做成半导体门阵列母片或基片，然后根据电路功能和要求用掩膜版将所需的逻辑单元连接成所需的专用集成电路。用门阵列设计的ASIC中，只有上面几层用作晶体管互连的金属层由设计人员用全定制掩膜方法确定，这类门阵列称为掩膜式门阵列MGA（maskedgatearray）。门阵列中的逻辑单元称为宏单元，其中每个逻辑单元的基本单元版图相同，只有单元内以及单元之间的互连是定制的。客户设计人员可以从门阵列单元库中选择预先设计和预定特性逻辑单元或宏单元，进行定制的互连设计。门阵列主要适合于开发周期短，低开发成本的小批量数字电路设计。基于门阵列的ASICFieldProgrammableGateArrayChipsareprefabricatedwithlogicblocksandinterconnects.Logicandinterconnectscanbeprogrammed(erasedandre-programmed)byusers.Nofabricationisneeded.Interconnectsarepredefinedwiresegmentsoffixedlengthswithswitchesinbetween.Forexample,FPGA,CPLD1.5挑战工艺的挑战验证的挑战投资风险的挑战IC工程师的挑战管理上的挑战ChallengesinDigitalDesign

“MicroscopicProblems”•Ultra-highspeeddesignInterconnect•Noise,Crosstalk•Reliability,Manufacturability•PowerDissipation•Clockdistribution.EverythingLooksaLittleDifferent

“MacroscopicIssues”•Time-to-Market•MillionsofGates•High-LevelAbstractions•Reuse&IP:Portability•Predictability•etc.…andThere’saLotofThem!?2设计流程简介Adesignflowisasequenceofstepsyouusetoturnanideaintoreality.Thebasicdesignflowdoesnotchange.ASIC设计的基本流程。设计过程可分五个阶段：第一阶段：项目策划第二阶段：总体设计第三阶段：详细设计和可测性设计第四阶段：时序验证与版图设计第五阶段：加工与完备2设计流程简介第一阶段：项目策划任务：形成项目任务书(项目进度，周期管理等)。流程：市场需求--调研--可行性研究--论证--决策--任务书。第二阶段：总体设计任务：确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标，论证各种可行方案，选择最佳方式，加工厂家，工艺水准。流程：需求分析--系统方案--系统设计--系统仿真。输出：系统规范化说明(SystemSpecification)：包括系统功能,性能,物理尺寸,设计模式,制造工艺,设计周期,设计费用等等.2设计流程简介第三阶段：详细设计和可测性设计任务：分功能确定各个模块算法的实现结构，确定设计所需的资源按芯片的要求，速度，功耗，带宽，增益，噪声，负载能力，工作温度等和时间，成本，效益要求选择加工厂家，实现方式，（全定制，半定制，ASIC，FPGA等）；可测性设计与时序分析可在详细设计中一次综合获得，可测性设计常依据需要采用FullScan，PartScan等方式，可测性设计包括带扫描链的逻辑单元，ATPG，以及边界扫描电路BoundScan，测试Memory的BIST。2设计流程简介

流程：逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级，RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真。

输出：功能设计(FunctionDesign)：将系统功能的实现方案设计出来.通常是给出系统的时序图及各子模块之间的数据流图。

逻辑设计(LogicDesign)：这一步是将系统功能结构化.通常以文本(VerilogHDL或VHDL),原理图,逻辑图表示设计结果,有时也采用布尔表达式来表示设计结果。电路设计(CircuitDesign)：电路设计是将逻辑设计表达式转换成电路实现。2设计流程简介

第四阶段：时序验证与版图设计

任务：静态时序分析从整个电路中提取出所有时序路径，然后通过计算信号沿在路径上的延迟传播，找出违背时序约束的错误(主要是SetupTime和HoldTime),与激励无关。在深亚微米工艺中，因为电路连线延迟大于单元延迟，通常预布局布线反复较多，要多次调整布局方案，对布局布线有指导意义。流程：预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成。2设计流程简介

输出：物理设计(PhysicalDesignorLayoutDesign)：物理设计或称版图设计是VLSI设计中最费时的一步.它要将电路设计中的每一个元器件包括晶体管,电阻,电容,电感等以及它们之间的连线转换成集成电路制造所需要的版图信息.

设计验证(DesignVerification)：在版图设计完成以后,非常重要的一步工作是版图验证.主要包括:设计规则检查(DRC),版图的电路提取(NE),电学规检查(ERC)和寄生参数提取(PE)。2设计流程简介第五阶段：加工与完备任务：联系生产加工，准备芯片的样片测试和应用准备。流程：工艺设计与生产--芯片测试--芯片应用。输出：用户使用说明书。上面我们描述了集成电路设计的五个阶段，每一阶段有不同的任务，有具体的工作流程，也产生对应的输出结果。实际工作中，主要的设计具体任务内容可以用下面的流程图来说明。2设计流程简介集成电路的设计过程：设计创意

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仿真验证功能要求行为设计（HDL）Singoff集成电路芯片设计过程框架是行为仿真综合、优化——网表时序仿真布局布线——版图后仿真否是否否是—设计业—ArchitectureDesignRTLCodingRTLSimulationSynthesis&statictiminganalysisBSD&DFTinsertionGatesimulation&formalverificationBackendplace&routePostsimulation&formalverificationPost-layoutstatictiminganalysistapoutPackagingTestApplicationverificationMarket数字IC设计流程流程之间的关系交互和反复，验证贯穿体系结构要考虑硬件的实现代价RTL代码要考虑可综合性，考虑关键路径，考虑能否布通反复迭代适度并行预先评估验证占70%其它从前到后，修改Bug的成本越来越大从前到后，工具占的比重越来越大从前到后，经验的比重越来越大从前到后，返工的成本越来越大内容设计流程分析设计流程实践基于工具的设计流程层次化设计和模块划分2设计流程实践系统结构设计RTL编码RTL功能仿真RTL综合可测试性设计后端布局布线静态时序分析其他考虑（1）系统体系结构设计1应用环境和功能划分定义系统功能，形成SPEC2模块划分考虑模块的实现难度和模块间的通信成本，按照功能划分3接口定义

4全局时钟复位定义5关键算法分析和仿真关键数据结构6工艺库的确定（2）RTL级编码可综合性可读性时序优化面积优化功耗优化可测试性物理实现性（3）RTL功能仿真功能点的仿真覆盖率的仿真代码覆盖率状态覆盖率条件覆盖率举例加法器的验证计数器的验证（4）综合确定制造厂家和工艺库文件确定综合工具和综合策略分析RTL级设计确定综合环境确定综合约束确定综合设计规则综合优化和结果分析形式化验证（5）可测试性设计测试与验证的区别BSD测试Full-Scan测试MemoryBist测试测试覆盖率测试Pattern生成（6）后端布局布线布局CTS布线RCextractionDRC&LVS（7）静态时序分析概念基本方法时序收敛3主流EDA工具介绍

EDA工具：

仿真、综合、布局布线、静态时序分析、测试、物理验证主流EDA工具公司Cadence公司：spectre;Dracula,SOCEncounter;Mentor公司:modelsim,DFTAdvisor,Fastscan,Calibre;Synopsys公司：hspice；VCS,DesignCompiler,DFTCompiler,TetraMax,StarR