2023年IC行业收藏数字后端面试问题

IC行业收藏:数字后端面试问题zｚ

（2023-0５-0813：06:07)HＹＰＥRLINK＂javaｓcript:；"转载▼分类:

HＹPERLIＮK＂httｐ:／／ｂlog.ｓｉ/ｓ/ａrtｉcｌelist＿_1_1.htmｌ＂\t"_blａnk"硬件

HＹPＥRLＩＮＫ"＂数字后端面试问题分类：

ＨYＰEＲＬIＮK＂"IＣ设计２023-08-311５:51

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举报ＨYＰEＲLINＫ＂"\ｔ"＿blａｎk"面试HYPEＲLIＮＫ＂"\t"_ｂlank"transitioｎＨYPEＲＬIＮＫ"＂\ｔ"_ｂlank"deｌａyHYＰＥRＬIＮＫ"＂pathHYＰＥRLINK""\t＂_ｂｌａnk"treｅHYPERLＩＮＫ""\t"_ｂlank＂ｆuｎｃｔion目录（？）ＨYPERLＩNK＂＂\ｏ"展开"[＋]1．１EEＴOP版主面试问题0０1)Whyｐowerstrｉpeｓrｏｕtedinｔhetopｍｅtaｌlayers?ﻫ为什么电源走线选用最上面的金属层？由于顶层金属通常比较厚，可以通过较大的电流1．高层更适合globalｒｏｕｔing．低层使用率比较高,用来做power的话会占用一些有用的资源,

比如stdcｅll

通常是m1Pin

。ﻫ2．EM能力不同样,一般顶层是低层的２～3倍。更适合电源布线。ﻫ3.一般ip占用的层次都靠近下几层，假如上层没有被严禁rｏutiｎg的话，toplayｅｒ

可以穿越，低层是不也许的,并且高层对下层的noise影响也小很多。

0０2)WhydoyouｕsealternaterouｔingapproacｈHＶH／VHＶ(Hｏrizontal-Vｅｒｔical-Ｈｏｒizoｎtａｌ/Ｖerｔｉcal-Horizoｎtal-Ｖerｔicaｌ)？ﻫ为什么要使用横竖交替的走线方式？

(感觉这个问题比较弱智，但是号称是intｅl的面试问题,晕！我憧憬和向往的圣地啊!！！）为了节省布线资源--－重要因素横竖的两根线之间的耦合系数最小，信号干扰小003）Ｈoｗtofixx-taｌkvｉｏlatiｏn？ﻫ如何解决线间干扰？答案:

1)upsizevｉｃtimneｔdrｉver,downsizeagｇressornetｄriver

2)increａsｅwirｅspａce，shieldｉng，changelａyｅｒ,chaｎgewirｅwidth

3）ｉnsｅｒtbutterinvｉctiｍnet

能答出以上3条的，在工作中已经基本够用，但是尚有两个不常用到的,是AMＤ的一个大牛告诉我的。ﻫﻫ4）把与victｉｍｎet相连的输入端改成Ｈi-Ｖth的单元

5）改变信号的tｉminｇｗinｄow。这个不易做到，但是也是解决方法

004)Ｗhataｒeseverａlｆacｔorsｔoｉmprovepｒｏpaｇatiｏndelａｙｏfｓｔandardcell?

哪些因素可以影响标准单元的延迟?答案:

1)

PＶT

2）ｉｎpｕttraｎsiｔion，

outputload

３)Vth

００５)Whaｔwｏuldｙｏudoｉnorｄertoｎotuseｃerｔainceｌlsｆｒoｍtheｌibrary?ﻫ如何严禁使用库里面的某些单元?禁用就用sｅｔ_ｄonｔ_uｓe严禁修改就用sｅt_dｏnt＿touch

006）Ｄuriｎgｔｈesyｎthesis,ｗhattyｐeｏfwireloadmoｄelareｏfteｎｕsed？ﻫ做RＴL综合时,经常使用的wiｒeloadｍodeｌ有哪几种？答案:

１）zeｒｏwireloadmoｄelﻫ2）基于fａｎout的传统

WLMﻫ3)基于物理位置（距离）的wireloadmｏdel，在Caｄeｎcｅ的ＲC中叫PLE，Synopsys叫DCUltraToｐographiｃａlﻫﻫ

附加问题：ﻫWhattｙｐｅｓofｄｅｌａymodelareusedｉndｉgitaldesiｇｎ?(数字IＣ设计中有多少种类型的delaymｏｄｅｌ）

ﻫ答案:ﻫNLDM

CCＳ

ＥCSＭ

尚有一个现在基本不用了的—LDM

０07)ＨｏwdeｌayｓarecharaｃtｅｒｉｚeduｓingWLＭ（WiｒeLｏａdＭodeｌ）?

使用一般的ＷＬM

(不是zerｏWLM,也不是按照物理位置算的DCＴ）,DＣ是如何计算delａy的?答案：ﻫDC在计算延时的时候,net的rｃ就要根据所选取的ｗrieloadmodeｌ来计算，

计算时和输出的ｆａnｏut决定ﻫ以ｓmic13的smiｃ１3_wl10为例ﻫwｉre_load("sｍｉc13_wl10"){ﻫrｅｓistaｎcｅ:8.5e－8;

cａpａcitａｎce:1.5e－4;ﻫaｒea:0.7;ﻫｓlope:６6.6６７;ﻫfａnouｔ_lｅngth(1，66.667)；ﻫ根据fａｎout值，由fanｏut(１,6６．６67)可以得出互连线长度为６６.66７，然后根据ｒｅsｉsｔance和capacｉtance计算出互连线电容为１.5e-4*６６.６67,互连线电阻为8.5ｅ-8*66.６67

,当然假如扇出值表中没有，就会用到ｓｌoｐe,例如扇出为3时，此时估算的互连线长度为1*66．６67＋（３－1）＊slｏpｅ，再计算出RＣ值,然后DＣ由此计算net的延时。

００8)Ｔhereareｓourcｅｃｌockclkａ(ｃreatｅ＿clock)，aｎｄｇｅnｅｒatｅdcloｃｋｃlkbｂycｌｋa.

Iｎpｒe－CTSｎｅtlｉst,thereiｓnetwｏrklatencyinclka,hoｗｔhiｓlateｎcypropagatestoclkb?

Inｐoｓt－CＴＳneｔlｉst,Wｈatyouneedtｏdｏｆorthiｓnetworklatenｃy?ﻫ

假设有两个时钟，原始为clkａ，生成的时钟为clkb,ﻫ在没有时钟树的网表中,cｌka的networklatｅnｃｙ会自动传递到clkb上吗?clkｂ的lａtｅｎcy如何描述?ﻫ在生成时钟树的网表中,如何解决neｔwｏrkｌａｔenｃy？clkb的latencｙ又如何描述？答案:ﻫ在pre-CTS时，cｌkａ的networklatｅｎｃy会自动传到clkb上

在poｓt－ＣTＳ时,可以把networklateｎcy去掉，通过ｓeｔ_ｐroｐａgaｔed＿ｃlock命令，让工具根据clocktree去计算实际的clｏｃｋneｔwｏrklatency

009)Tｈerｅaresoｕrceｃlｏckclkａ(creａte＿cｌock)，andgeneｒatｅdclｏckclkbｂyｃlｋa．howｄoyｏuｓpecｉfythｅmｉｎCTSｓpecｆile?Asｓumetheｒｅisｒealｔimingpａtｈbetweｅnclｋaandcｌkb．ﻫclｋb是clka的生成时钟,在CTS的spec文献中如何定义这两个时钟?假设cｌka和cｌkb之间的FF有时序收敛的规定。ﻫ难度:３ﻫ

答案：ﻫ在CTS的spec文献中定义

ｃlka

是

roｏｔ,cｌkb

为

tｈrouｇhpiｎ,再加上那些应当有的sｋｅｗ，transitiｏn，ｉnｓeｒｔiｏndｅlay等就好了，其它的事CTS会给你做

010)ａｓsumeinpre-ＣTSSDC,clocｋｕncｅrtainｔｙfｏrｓeｔupcoｎtainsplljｉttｅr+clｏcｋtrｅeｓkew.Ｈｏwdoｙｏuｓetｃlｏｃkunｃeｒtaintyｆoｒholｄ，anｄｈｏwｔｏｍodifyiｔtopost-ＣTSｓｄc？ﻫ假设在prｅ－ＣTS的时序约束中，ｓeｔup的cｌockuｎcerｔaｉnty是由PＬLjｉtter和cｌocｋtｒｅesｋew两部分组成,那么ﻫ１）prｅ-ＣTＳ的时序约束中,ｈｏlｄ的clｏｃkuｎcerｔａintｙ是什么?

２）poｓｔ-ＣＴＳ的时序约束中，ｓeｔuｐ和hｏlｄ的cｌockｕｎcｅrtａinｔy要做什么样的修改？ﻫ难度:2ﻫﻫ答案：ﻫ１）

pre-CTS，

seｔｕp的clockｕｎcerｔainty=PLＬjｉtter+ｃｌｏｃktreeskewﻫhoｌｄ的clockuncｅrtaintｙ=cloｃktreeskeｗ

2）

ｐｏst-ＣＴS，

sｅtｕp的cloｃkuncertaintｙ=PＬＬｊｉtｔer

hold的clocｋuncerｔaｉnty＝0

011）Ｗhａtarevariouｓtｅchniquestoreｓolveroutinｇｃｏngesｔiｏｎ?

请具体解释解决走线阻塞的问题

难度：4ﻫ

提醒:ﻫ1)

rｏutinｇcongestioｎ发生在后端，前端一般不太考虑这个问题,需要后端自己去想办法解决,但是解决的办法不只在后端，也有一些方法需要前端的配合ﻫ2）

阻塞有多种情形,要分别讨论，没有一个统一的解决办法。可以把大部分的阻塞情况列举出来,就已经够4级的水平啦ﻫ

答案：

1)阻塞在RAM（ｍａcｒo）之间:也许RAＭ之间的距离没有计算对的,可以加大RAM之间的间距;扭转ＲＡM的方向,使得RAＭ的ＩOｐｉn朝向更容易走线的那边;假如是多个ＲAM共用地址或者数据线，尽量把RAM的地址数据ｐin对齐

2）阻塞出现在RAM和帮助单元交界的地方:在RＡM周边加一条halo（kｅepｏuｔ）;把ＲAM放在四周，尽量把中间留下的空间变成方形；在有阻塞的地方加一些由小的plａcｅｍｅnｔbｌｏckagｅ组成的矩阵ﻫﻫ3)阻塞出现在标准单元的某一块：也可以加一些由小的placementblｏｃkａge组成的矩阵;moｄｕle/ｉnstancepaｄding；运用ｐlacementgｕiｄe减少那块地方的标准单元个数；ｓｃａｎchainrｅordｅriｎg也会改善一些阻塞；定义dｅnsity上限；使用congestｉondrｉｖeｎ的plaｃeｍeｎt，并且规定place之后做cｏngｅsｔiｏｎ优化；在综合是严禁使用那些piｎ太多太密集的标准单元(多半是那些复杂的组合逻辑单元);请前端使用RＡM代替触发器矩阵；请前端修改算法

４)应当尽量减少ｐowerroute占有的资源，谨慎选择powerｍesｈ使用的金属层，VＩＡ的大小等。在deｔａｉlroｕte完毕之后，你假如已经试了各种解决signaｌcｏngestion的方法，尚有少量DＲC无法解决时，可以考虑切掉部分ｐowｅrmesh

0１2）Howdoyoｕgｅｔｂｅtteｒskｅw/iｎsｅrtiondelayｓiｎCＴS(ClockTreeSｙntｈesｉs）?ﻫ如何得到更好的时钟树skew和iｎseｒtiｏｎdelay

难度:4答案：

clockｍesh

是一种方法。

ﻫ假如是用普通的CTＳ的方法，可以从下面几个方面着手。不太也许一次就把CTS做得很好，要反复调试各种参数,达成最佳效果。

1）合理的clocｋｒｏot和thrｏugｈpin。这个看似ＣTS会从ＳDC自动抓出来,但是并不一定是最佳的,特别是多个cloｃk互相有重叠的leafpin时,要特别注意

2）不要用太大或者太小的cｌｏckbｕｆ／inv

3)选用RC最小的金属层。假如上面ＲC最小的金属层已经被占用，比如RＣ最小的ｔop,ｔop-1已经不够clｏｃｋneｔ时，而ｔop-2到layｅr2都是同样的ＲC时,可以选用layer３/4。为什么不用更高层哪?由于这样既照顾了layeｒ2/1的piｎ,有不用太多的via到更高层

4)假如用dｏuｂlewidthｃｌockwirｅ,可以适当增大clockbuf/ｉnｖ的sｉzeﻫ5)合理的maxfaｎout。有时clockbuｆ／iｎｖ的ｆaｎｏuｔ可以超过max_fanouｔ的限制ﻫ６)不要把ｓkew设得太小

７)min_iｎseｒｔion_delay=0ｎs

8)合理的ｔrａnsitｉontime，不要太小ﻫ9）使用pｏstCＴS的ＣTSoｐtﻫ10)做clocktreｅ时,就直接把clocknet走线完毕

013)Ifgｉｖｉngtoｔａlsｔａnｄａrdcellgａｔecounｔ,ａllｍemoｒｙmacroｌistｉnｃlｕdiｎｇmemorｙｔyｐe,ｂitｗidｔhaｎddeｐtｈ,aｌloｔｈｅrｍaｃroｗｉtｈｒeaｌsｉzｅ,andIOtypeａnｄtotaｌnｕmber.Hｏwｄoｙoｕestimatethediesｉze?ﻫﻫ假如告诉你标准单元的门数,所有内存的类型和逻辑大小，其他ＩP的实际大小,以及IＯｃｅll的种类和数量,你如何估算整个芯片的面积?ﻫ

难度：３ﻫ

答案：

IOｎeck

和

cｏｒeneck

一般称作

IOlimited

和

corelimiteｄ,ﻫIＯｌiｍited

：这个芯片的面积是由于ＩO个数限制(太多)，而不得不做得那么大。ｃｏre部分其实用不了那么大。这时面积计算就简化为每边IO个数的计算了。ﻫCorelimiｔｅd:芯片面积是有coｒe部分的决定的,ＩＯ没有那么多

ﻫ在Coｒelimited情况下，ｄiesizｅ的估算如下:

芯片面积

=core面积+ｐowｅrrｉng面积

+PADring面积

ﻫcore面积

=RAM面积

+

其他maｃro面积

+

标准单元面积

ﻫＲAＭ面积

=RＡM

自身的面积

＋RAMpowｅｒring面积

+keepout面积

+mｂｉst面积

RAM自身的面积可以通过memoryｃomｐilｅr或者查datａsheet得到,

有些RAＭ

可以不要powｅrriｎg。假如要的话，按照powermｅsh的宽度

xRAM的长宽

ｘ2＝

面积

kｅepoｕt＋mbist

的面积一般是ＲAM自身面积的１0%ﻫﻫ其他mａｃrｏ的面积,比如PLＬ，ADC，DAC等，直接把面积加起来,再留3~5％的ｋeｅpｏut面积就好了

标准单元的面积＝(预估的ｇatecountx

每个gatｅ的面积)/utiｌiｚatｉon

ｕtilizaｔiｏn与使用的金属层数和设计的用途有关，简朴地计算方法是ﻫ５层mｅtal:50%ﻫ6层metａl:6０%

7层ｍetａl:70％

8层metal:8０%ﻫ以上不涉及pｏｗer专用的金属层

假如设计是多媒体芯片,一般可以增长3~5%utilｉzaｉｏｎ,假如是网络芯片,则要减少３～5％

０１4)wｈatsandconsoｆｕsiｎgbｕfferanｄinvｔersiｎCTＳ?

ＣTＳ中使用buffｅr和ｉnverｔeｒ的优缺陷是什么?答案:ﻫ使用BUF:

优点:逻辑简朴,便于pｏsｔ-CＴS对时钟树的修改ﻫ缺陷:面积大,功耗大，ｉnserｔiｏndeｌay大

使用INV：ﻫ优点:面积小,功耗小,ｉnserｔiｏｎdelａy小,对时钟dutｙcycｌe有利ﻫ缺陷:不易做时钟树的修改

015)Iｆgｉｖingｔwophyｓicａldiｅｓasbelow,aｎdaskyｏuｓelectoneofthｅm.Hｏwdoyoｕpickitup?explainthｅreasonplｅａse.ﻫ（1）

ｗidｔh=2ｘhｅigｈtﻫ(2）heigｈｔ=２xwｉdthﻫ假如从下面的两个芯片中选一个给你做后端设计,你选哪个？请说明选择的理由？

(1)

宽

＝2倍的长

（2)

长

=2倍的宽答案:

去除不太好用的layeｒ（比如metal1)和pｏwer专用lａyｅr(比如ＲDＬ）后,比较剩下的laｙer可以提供的H和V的roｕtinｇresouｒce，假如H的多,就选宽的，反之，就选高的。

016）ｉfthｅｄeｓignｉsIOｌimｉted,howtoｒedｕceｔｈediｅsｉzｅ?ﻫ由于ＩＯ太多而导致芯片面积过大，有什么方法减小面积?答案：ﻫ1)stagｇeｒIＯ，2重ｉo

可以算一个方法

2）IＯ可以不全放到四边，只要封装没问题就行啦

--fｌiｐchip

算第二个方法ﻫ3）假如有多套IOcell可以选择，尽量选瘦的ﻫ4）调整芯片的长宽比

017)gｉviｎｇｔhｅschematｉcａnｄdｅlaｙｉnａｔtachｅdpiｃture,ｃalcuｌaｔetheWCｓetupｓlackatDpinofＦ2,andBCｈｏldslacｋaｔDｐｉｎofF4

如图所示电路,时钟和延迟，计算到F2输入端D的setupｓlａcｋ,到F4输入端D的hｏlｄｓlacｋ答案：ﻫＦ2输入端Ｄ的seｔuｐslaｃk是(8+0.５-0.３)-(０.7+7.０)＝０．5

F4输入端D的hｏldslａcｋ是（0.２+0．2)-(0．2+０.2+0.1）=-0．1

0１8）uｓinｇthｅsamelogｉcaｓｑuestｉｏn＃17，ｃoｎsideringＯCＶonclockｐaｔhonly,whiｃｈclockbｕffeｒｗillｂeuｓｅdfｏrOCＶｄeraｔinｇcaｌcuｌatioｎaｎdwhｉchcloｃkbuｆｆerwillｎｏt(ａ.ｋ．a.CPPR）?

假如考虑cｌockpａｔh的ＯCＶ,在第17题的电路里面,哪几个时钟ＢＵF要被用来计算OＣV的deｒating，哪几个不用(又叫CPPR)？暂不考虑X-taｌk产生的incrｅmｅntaｌdｅlayﻫﻫ难度:２ﻫ

答案：

Ｃ1C2不用算入ｄeｒａtｉng（应当是也计算过,但是会通过CRPR填补),C３，C4,C５

要计算deｒatinｇﻫﻫ附录：

以下是几个概念的通俗解释。

ﻫOCV：由于制造工艺的限制，同一芯片上不同位置的单元会有一点差异,这就是OCV。现在尚有LOCV和AOCＶ,暂且不提。ﻫﻫderatｉｎg：是计算OCV的一种简朴方法，在某个单一条件下，比如WC或者ＢＣ，把指定paｔｈ的延迟放大或者缩小一点,这个比率就是dｅrating。注意,这里要强调的是某个单一条件,要么是WC,要么是BC,不能把ＷＣ和ＢC混在一起,再ＯCV,由于那样太悲观,事实上是很难发生的。

除了deraｔｉnｇ以外，在使用ｉnｃremenｔalSDF的时候,也会对ＯＣV发生作用。这是明天的问题,比较有难度。ﻫ

CＰPＲ:一条path的ｓtartflｏｐ和eｎdflｏp的时钟途径,有时会有一部分是重合的，重合的部分不应当算OCV（注意,这里假设没有使用increｍｅｎtalＳDF),这就叫ＣPPＲ。

019)continuefroｍqueｓtioｎ#18.BeｃauｓetｈerｅisCPＰＲ,theOCVderatｉｎｇoｎcloｃkpathC１ａndC２ａrｅｃanceｌed.Ｎowｇiｖingｉncremｅｎtaldｅlaycauｓedｂｙx－ｔaｌkｂetｗeeｎＣ１andC２.PleaseusetｈedeｒatｉnｇtocaｌculatetheｄifferenceofｃｌocｋpathdｅlayfromC1ｔoC2(inｃｌuｄｉｎgｔｈｅnetbetweenthｅm)fｏｒＷCsｅtupaｎｄBChｏlｄ.ﻫ

接上面＃18的问题继续讨论，由于有CPPR，在C1到C２那段ｃlｏcｋｐatｈ上面的OＣV被抵消掉了。现在我们增长一个由x－ｔalk引起的iｎｃｒemeｎtal延迟在C1到C2的那段net上,具体数字见图。

问题：

对于C1到C2那段cｌockｐaｔh,ﻫ在计算WＣｓetup时,由于OＣV引起的途径延迟的差是多少?

在计算BChold时,由于ＯCV引起的途径延迟的差是多少？

注意：

问题是那段cｌockpａtｈ由于OＣV引起的pathdｅlay的差,不是问ｐathdelay的绝对值

ﻫ难度：5ﻫﻫ难度5的问题不是盖的吧,ﻫ好，改为选择题,

Ｃ１到C２一段的OＣV延迟的差,ﻫ１)在计算WCｓeｔｕp时，是ﻫa)0ﻫb)0.0０05

ｃ）0.０0０７5

d)0.０245ﻫ

２）在计算BＣｈold时,是ﻫa）０ﻫｂ)0．001ﻫc)0.0０１5

d)0．0２6５

ﻫ

答案：ﻫﻫ现在从incｒementalＳDF的格式说起，ﻫ（-０.0１:：0.０1５）(－0.015:：0.01)ﻫ左边括弧里的是rｉｓingtiming延迟,右边的是fａllingtiming

括弧里面的一对数字表达在这个条件下（WC或者BC）延迟的最大和最小值ﻫ由于是incrementａｌ延迟,要和基本延迟结合使用,所以，会有负数出现。ﻫ

再讲OＣＶ的使用inｃreｍentａｌSDＦ的方法,

OCV计算ｐａthdｅｌay时挑选最困难的情况，

在ＷＣsｅtｕp时,比如从F1到F2,

计算Ｆ1的cｌocｋｐath，就选inｃreｍentalSDF里面的最大值0.01５，ﻫ计算Ｆ2的cｌockpａth,就选最小值－0.01

由于有0．95derating在-clock，-eａrｌy上，所以F2的clockｐaｔh要按比例缩小-0．01x０.95=-０.0095

所以C1到C2那段的ＯＣV的差是0.015+0.0095=0.02４５（选项ｄ)

ﻫ在BＣhｏld时,比如ｃongF3到F4，由于２个FF在同一个时钟沿检测ｈoldtiming,

CPＰR可以把ｉncremenｔａlSDF的延迟也抵消掉,ﻫ所以C1到C2那段的OCV的差是0

（选项a)ﻫﻫ结论：

计算sｅtup时，CPPＲ不抵消incrementalＳDF

计算hoｌｄ时,ＣPＰＲ连incｒementalSＤF都可以抵消掉

0２0）ExｐlaｉnEＣO(EnｇiｎｅeringＣｈａngｅOrder)meｔhoｄｏlogy.ﻫ说一下EＣO的流程

难度:2ﻫﻫ答案:ﻫECＯ有两种，pre-ｍasｋEＣＯ和pｏst－masｋECＯ，它的分界线就是basｅlayｅｒtapｅoｕt之前和之后。ﻫﻫｐrｅ-maskECＯ的流程是ﻫ1）后端写出网表,给前端ﻫ2）前端修改这个网表

（一般不再做综合)，可以使用任何标准单元（只要不是dｏｎt＿use）,交给后端ﻫ3）后端读入ECＯ网表，和ＥＣO之前的place和routeﻫ４)ＥCＯplace＆rouｔｅ,SＴA,

DRC/ＬVSﻫﻫｐost-maskECO流程,假设你不想动baselayerﻫ1)后端写出网表，给前端

2)前端修改这个网表

（一般不再做综合)，只能使用sparecｅll或者象gateａｒｒay同样的ＥCＯcell

3)后端读入ECO网表,和ECO之前的ｐlaｃｅ和rｏuteﻫ４)假如使用sｐarecelｌ，不用ECOplaｃe；假如用ECOcｅll,要将EＣＯcell放在以前带gaｔearｒay功能的ｆillceｌl的位置上,再按照指定的ｌayer做ECOroute

021)ｃｔsWhaｔdoyouwriteiｎCTSｓpecfｉlｅ?ﻫCTSsｐec

文献中一般包含哪些内容？

答案：ﻫ（以CadenceＣＴＳspecfile

格式为例)

AutｏCTSRootPinpａd

Periｏd

MaxDelay

ＭinDeｌay

MａｘＳｋｅw

SiｎkMａxＴran

ＢufMaxTｒan

Ｂｕfｆer

ＮoGatingＮO／YES

DｅtaｉlRepｏrtYEＳ/ＮＯﻫ#SｅｔDPinAｓSynｃNO/YES

ＳetIoPinAsＳyncYEＳ／ＮOﻫＲouteＣｌkNetYＥS/NO

PosｔOptYEＳ／NＯ

OptAｄdＢuffeｒYES/NOﻫ#RｏutｅTypｅspecialRouｔｅﻫ#LeafRｏuteＴyｐeregulaｒRｏuｔe

ExclｕdeｄPin

ｌｅａfｐｉnlｅafporｔ

ｈroughpiｎtｈroughpｏrt

ﻫclkgroｕpﻫmａｃrｏmoｄｅｌｐin

２2)conｇeｓｔionIfｔherearetoomａnyｐinｓoｆtｈelｏｇiccellｓinｏｎeｐlacｅwｉthiｎcｏre,wｈatｋindoｆissｕeswoulｄyｏuｆaｃeａnｄhoｗwillｙourｅsolve？假如在core里面某一块有太多的标准单元的ｐin,有也许出现什么plａcｅ&routｅ的问题，如何解决？答案：1)严禁使用pin太多的cell2）减小ｕｔｉlization,方法很多３)看vｈ

可用资源,适当调整ｍouｄlｅ

形状

2３)IftｈereaｒeDRＣ

（ｓｐacing,ｓhort)，hｏldandsetupｖioｌａtｉonsｉnthｅｄeｓign,ｙoudon'tｈavｅenouｇhｔiｍetｏfｉｘallｏfｔhembｅforｅtapeout,whｉcｈoneyｏｕwiｌlfixfirst，ｗhichｏneyoｕcａｎｌeavｅitaｓis?Why？

假如设计中有ＤＲC（特指spacing和short),hｏlｄ和setuｐ违反,tａpeoｕt之前,你已经没有时间去修改所有这些违反,那么你一方面修改哪个?哪个可以不管?请说明理由。

答案:1）shｏrt,spacｉng2)hold3)

假如没有时间,seｔｕp可以忽略

２4)SDＣ－multicｙcleｈowtｏsｅtmulticyclｅｐatｈconｓｔrａint?

如何设定multｉｃyｃleｐａth?提醒:在一般情况下,muｌtｉｃyｃle－seｔuｐ

和

-hold要成对使用答案:clockdｏmaｉn:ｆast-slow:ｓｅt_multｉcycｌe＿patｈｎum-setｕｐ-ｆromclk1-toｃlｋ2-starｔ

ｓet＿multicｙcle_ｐatｈnum－1-ｈoｌｄ-fromclｋ1－toclk2-startsｌow-fast:sｅt_muｌticycle_ｐahtnum-setup-ｆromclk2-toｃlｋ１-end

set_mｕｌｔicyｃｌｅ＿ｐaｔhnum-１-hole-fromcｌk2－tocｌｋ１-eｎd

dａtａｐath:set_multicycle_pａthnum-setup-froｍdata１-toｄata２set_multicｙcle_pathnum-1-hoｌd－fｒｏmdata1-todatａ2

延伸问题：为什么-hｏld一般是-sｅtｕp的n-1？假如只有－ｓｅtuｐ木有-hold会如何？

答案:ｈold

是对前后两个fｌipｆlop在相同时钟沿的检查.设了ｎ-1就是返回n-1个周期做holｄ的检查，满足了两个flipfｌop在同一个时钟沿。假如没有-ｈold默认是检查n前一个有效时钟沿，假如ｎ＞=2，hold的检查就不是在同一个时钟效沿,对ｈｏlｄ的规定就要多n-1个周期,那样太苛刻了,一般时序无法收敛

2５)SＤCｈoｗａｒeｔimｉngconsｔrａiｎtsdｅｖeｌoped，suchasclocｋ,geｎeｒａtedclｏck，IOｔimｉng,ｅxception?Wｈatｂackｅndteaｍcoｎｔｒｉbｕtetｏｉt?

一个设计的时序约束是怎么写出来的？请大略说明时钟，IOｄelay，ｆａlｓepａth,

mｕltｉcyclｅpatｈ是如何得到的?在完毕时序约束的过程中，后端可以给予什么样的帮助?答案:

clock和generateｄcｌock一般由设计spec决定。除非有些个别的locaｌｇeｎｅratedclｏck可以有前端工程师自己添加ﻫIOtimiｎg与系统设计有关，应当参考/兼顾其他芯片的ＩO时序，由前端工程师作出ﻫｅｘceｐｔion（fａlsｅpath，

multicycleｐatｈ)一般是由前端工程师在做设计时决定的后端可以提供cｌoｃｋｎｅtworkdelａｙ/skew,DRV,以及帮助检查ＳDＣ是否合格

２6)FLOWInｒegｕlａrbackenｄfｌｏwwitｈoｎlyonefｕｎｃtiｏnalmoｄeＳDＣ，ｐleaｓeexpｌaiｎtimingcｌoｓurｅｍｅｔｈodoｌｏgy/ｉssue/fｉxｅｓinpre-CTＳ,post－CTSaｎdpost-Rｏuｔestａgeｓ.ﻫ

在只有一个fｕｎｃtionSDC的普通后端流程中，对于pre-CTS,poｓt－CTＳ

和

ｐoｓt-Ｒoute这三步，请分别讲述它们在时序收敛上的方法，一般会碰到的问题和解决方法。

答案:

ﻫpre－CTS时，使用idealｃlｏck,只fiｘsｅｔupﻫpost-CTS后,使用propagatecloｃk，可以只fiｘsetup,检查hoｌd,但可以不fixholdﻫpoｓt－Route后，仍然使用propaｇａtｅcloｃｋ，fiｘsetup和holdﻫﻫ具体碰到的问题和解决方法：ﻫｐre-CTS:

假如有seｔup，重在调整ｆloorplan，bufｆertree结构ﻫPｏsｔ-CTS:

假如有ｓetｕp，重在调整cloｃktｒee，buｆｆeｒtree结构或者sizｅﻫPost-Rｏute:

假如有setup／hｏld,微调ｃｌoｃｋtree/bufｆertrｅｅ的size,routiｎgchａnnel和图层,实在不行，回到CTS

pｒeCＴS和pｏstCTs重要就是差个clockskeｗ的问题

尚有builｄcｌｏck的方法,这个很重要，

很多inter-cloｃkpａｔhvｉｏｌatiｏn都是由于没有balancｅ好导致的

所以你在posｔCTS后的timing有时候有很奇怪的结果,

ｐoｓtRoｕte重要是SI

影响，ｔｉｍing

会变差些,

可以做pｏsｔrｏute

opｔ来修复回来,减少下crosstａlk的影响，

２7)ＦLOWCoｎtｉnuｅｆromｐreviouｓｑuestioｎ,iｆａdｄingｏｎemoreDＦＴtimｉｎgconstraｉｎt,hｏwdoyouｈanｄlethemuｌtipｌeＳＤC?ＵsiｎgEnｃouｎteｒorIＣCcｏmｍａｎdｓ，pleaseexplaintheｄeｔailwhaｔyoudo．ﻫ

继续#2６的问题,假如再给一个DFT时序约束,在后端流程中,你如何解决多个SDＣ？假设使用Encoｕnter或者ＩＣC，请具体介绍如何设立

答案：简朴地说就是使用ＭＭＭC。

在Ｅｎｃoｕnter里面,要逐步定义，crｅａte_librarｙ_ｓetcｒeate_op_ｃondcreatｅ＿rc_corneｒcrｅate＿dｅlay_coｒnercrｅatePｏweｒDoｍaｉnｃreａte_conｓtｒaint_modecreate＿ａnaｌysiｓ_viewset_deｆaulｔ_viｅｗｓeｔ_tｉmiｎg_deratｅ

对设计和SＤＣ仔细分析后,也可以合并ｆｕnｃtioｎSDC和几个DFTSDC,这个属于难度5的做法

28)CTSＴhｅrｅarefuｎｃtiｏnSＤＣwiｔhｍulｔｉpｌeclockｄoｍａinandｓcａｎSDCwithanindivｉduaｌscａncloｃk.Assuｍｅtｈｏsefｕｎctionalcｌockaｒｅuｎ－balanced,howｄoyoubaｌａncｅtｈeｓcancloｃk?

假设一个设计的funｃｔionSDＣ中有多个时钟,在scaｎmodｅ下,另有一个单独的ｓcanｃlｏck，假如functioｎａl的各个时钟树之间是不平衡的,请问如何平衡那个scａｎ时钟?

答案：ﻫﻫ假如CTＳ支持multi－mode，直接使用即可。ﻫ假如不支持,或者MＭCTS效果不抱负,就是在CTSｓｐeｃ中，同时定义fuｎction

和

DFT

的时钟,然后在scanｃｌoｃｋ里面,把ＭＵＸ设为leavepiｎ,再让它们与ｆunctionｃloｋ到MUＸ的延迟做动态平衡

２９)ＳＤCThｅrearefｕnctｉonＳDC,scanshｉft,ｓcａｎｃａｐtｕre，scanaｔ-ｓｐeed，mbistat-ｓpeed,ａnｄjtａgSDC.CｏnsiderinｇＣPUrｕnｔime,youcaｎ＇taddallofthｅmｉｎｔoMＭMC.ＴhenwhｉｃhSDCyｏuｗillaｄｄintｏＭMMCｓetｕp,andhold?

ﻫ在一个设计中有多个时序约束，象ｆunctioｎ,sｃaｎshift,scaｎｃaptｕｒe,ｓcanａt-speｅd,ｍbisｔat－ｓpeｅd，

和

jtａｇＳＤC，为了减少运营时间，不能把它们都放入MMMC中,你选择哪些放入MＭMC的setup中,哪些放入MＭMC的hold中？

ﻫ提醒：选择的SDC要尽量的少，并且尽也许多地覆盖其他没有入选的ＳDC下的时序

答案：这个要从每个SDC的特点着手，个人经验，与设计有关，不敢保证使用与所有设计。1)scaｎshiｆｔ:速度很慢，不用太紧张setup,但是hold很重要，一旦hold有问题，所有与scan有关的测试全泡汤2)scaｎcａｐture:也是慢速,但是会有很多ｈｏｌd出来,特别是在不同的functｉｏn时钟之间3)ｓcanat-speeｄ：高速,解决了它的seｔup,其他DＦT的sｅtup基本上就连带着解决了4)mbistａt-speｅd:高速,但是涉及的逻辑不多5)jtag:慢速，很容易与functioｎＳDC合并

所有结论是MＭMＣsetup:function+scanａt-ｓpeedMMMCHoｌd:functｉｏn（+jtag）

＋scanｓhifｔ+ｓcaｎcapturｅ

３0)STAEｘplaiｎＳDFanｄSPEＦbackaｎnｏtatioｎtimingcorｒelationissｕｅ,

eｓpeciallyindｉfｆerｅｎtSTAtoolsﻫ请解释反标SＤF和SPEＦ在时序分析时的差异,特别是用不同的STA工具检查ｔｉmｉng时答案：

使用SＤF做时序分析，无论使用什么toｏｌs，其结果应当是同样的,没有差异

使用SPEF时,由于工具需要把SＰEF换算成ＳＤF，这时会产生差异。

所以建议使用一个你信得过的工具生成SDF，然后大家都使用这个SＤＦ做ＳTA和仿真

31)Thereare4powｅｒsｕppliesinthedｅsign.VＤD1／2/3arediｆfｅｒeｎtvoltage.VDＤ1isalwayｓoｎ，butVDD２andVDＤ3canbetuｒnｏffandon．VDＤ2ｔobloｃkBaｎｄｂlocｋCdon＇tswitchatsａmetime．Ｐleａsｅfillｉnｔheblａnkｎeｅdstobｅaddeｄlevelsｈifｔerand/orisolaｔioｎcell.IfyoutｈinｋLeｖeｌsｈiｆter/ｉsolａｔｉonｃellshouldbeadｄedinnetABatBｓidｅ,ｔｈenwrｉｔeＢ;ｉｆｙouｔhinkｉt＇snotｎeｃessａrｙ,writeX.

如图,一个设计中有４个电源，VDＤ1／2/３的电压各不相同,VＤD1总是开着,其他会有开和关,并且到模块B的VDD2和到模块Ｃ的VDD2有各自分别的开关。请判断在连接这４个模块的8条ｎｅt上，哪些需要leｖelｓhifter,哪些需要ｉoslaｔioｎceｌl，把结果填入右边的表中。

填法如下:假如你认为需要在nｅｔAB上加个leｖｅlshifteｒ，加的位置在模块B里面,就在ｎetＡB的右边的第一列空格里写Ｂ。假如什么都不加，就写X

�������+3１

３2）Continuefrom#３1question，thｅreisisolatioｎcelｌonｎetＢＡwithiｓolaｔeenablｅpin.WｈenｓhutｄowntｈeｂｌｏckB，ｗillｙoｕenａbleisolatｅpiｎfirｓt，orshutdｏwnＢfirsｔ?WhatorｄeｒｉtisｄuｒingbloｃkBpoｗer-oｎ？

接着上一题提问，在nｅtＢA上有一个ｉsｏlationcell,isolationceｌl都会有一个isolatｅenaｂlｅ端,在模块Ｂ关断电源时，是先让isolaｔeenablｅ端ｏn哪,还是先关模块B？反之，在开模块B的电源时，谁先谁后?

难度:2

答案：先ｉｓoｌaｔeon，再pｏwｅroff,反之先poweｒｏn,再iｓoｌateoff

３3）Tｈereａｒe1０00cloｃkｓinadesign.Youｇuessｔｈｅconstraintｃroｓstｈeclｏcksｉｓincomplｅte,anｄｗanｔtohａvｅａlistoｆclockｓwhicｈｈascｒoｓsｃｌｏcｋdomaｉnpatｈ.Howdｏｙoｕfindwhetherｔherｅispatｈｂetweｅn２clockｓ？

设计中有１000个clｏck，你怀疑跨时钟的时序约束有问题，想找出哪些cｌｏｃk之间有reａlpath,请问如何找？

难度:2

答案:check_timing或者写一个循环,reporｔ_timｉｎg－clock＿from－clｏｃk_to

34)WhatａｒevａrｉoussｔaｔisticｓaｖａｉlableinＩＲ-ｄｒoｐａnaｌｙsｉsreportｓ？IR-drop的分析报告里面都包含哪些内容？

难度:2

答案:至少涉及各种mode下的statｉc和ｄyｎaｍicＩＲ-sroprepoｒt,其中drｏp的允许范围可以参考厂家的意见fｕnctionmｏde下的EMreｐort和ＲＪrｅpoｒｔ

35）Ｗｉthrｅspecttocｌockｇａte,wｈatarｅvaｒioｕｓiｓsueｓyｏuｆacedatvａrｉousstaｇesintｈephyｓicaldesigｎfloｗ？在后端流程的每步中，如何解决门控时钟?

难度:3

答案:

假如是用latch＋aｎd／ｏr在组合成的clockgatinｇcｅll，比较麻烦,以后估计不多见了，暫不讨论。ＴomＰaul提到的问题都很让人头痛，特别是做CＴS时,如何解决那些个ｌatch的ｃｌkｐin。Ｐｌaｃｅ时,latcｈ和and/oｒcell一定要靠得很近。

一般使用ICＧｃｅll时,place:使用ｃｌoｃｋgatingaｗａreplaceｍｅnt选项CTS：重要看工具的本领了，一般是希望在满足ｓeｔｕp的前提下，IＣGcell要尽量靠近clockrｏｏｔrｏｕte：除了ｃlｏcknet优先以外，不记得尚有什么可做的了

36)ＷhatiｓSSO?HowtocalculatetheSSOinpadriｎgdeｓign？什么是SＳO,设计PADriｎg时，如何计算SSO？

难度:3

答案：

ｓso

,即simultanｅousswitchingoupｕts,即允许同时切换的信号IO的数量。多个信号IO同时切换时，因更多电流流过padriｎg，在ｐaｄ电源IO的ｂｏndiｎｇwire及片外引线上的电感上，产生Lｄｉ/dt的压降。也即sｓn，同时切换噪声。重要是会引起地弹，即gｒｏundbounｃe。避免sso有很多方法。如增长供应ｐａd用的电源IＯ数量,采用doｕbleboｎdinｇ或ｔrｉpleｂｏｎding，采用slewratｅｃoｎtrol的IO,避免把ｐad电源IO放在corner上（corneｒ处bondingwｉｒe引线最长，Ｌ最大）,等。重要还是采用增长ｐad用电源IO数量的办法,计算方法一般foundry会提供，一般是给每个信号PAD一个DＦ值（还要根据bondｉngwｉｒｅ电感值做出选择）,把自己用的所有信号ＩO的ＤＦ值加在一起，能得出所需要的POWERPAD的数量。

3７)Inbｕildingthetimiｎgconstrａiｎtｓ,doyouneedtocoｎstraｉｎallＩＯpｏrts?Ｃanａsinglepoｒtｈavemｕltｉ-ｃlｏckeｄ?Howｄoyoｕsetdｅlaysforｓuｃhpｏｒts?Canaｃlｏckportｈａvemulti-ｃlockdefｉnｉtｉｏn?Hｏwdoyoucreatｅｃlockforｔhispｏｒt?

写时序约束时，是否需要对所有的ＩO端口加约束?一个信号端口是否可以被多个时钟约束?应当如何对这种端口设立delay?一个时钟端口是否可以定义多个时钟？应当如何定义这些时钟?

难度:２

答案：

CLOCKpoｒts

不需要加,其他都要可以,sｅt_inｐuｔ_ｄｅlay-add_delay可以,crｅａtｅ_clock-add

３8)

Ｗhatｉｓｐurposeｏfｌockupｌatcｈinsｃaｎｃｈain?Ｄoesloｃkｕｐｌａtchaｌwａysfixtｈeproblemofｆiｒｓtqｕestｉoｎ?Dｏesloｃkｕplaｔchclｋｐinconnｅcttoｔheclocｋofpredeceｓｓorｆlｏporｓuｃｃessoｒ?

scanchain中插入ｌｏckｕpｌａtcｈ的目的是什么？是不是lｏckuｐｌaｔch总能达成那个目的？ｌockuplatch的ｃlk端与前一个flop的ｃlock相连，还是后一个ｆlop的ｃloｃk相连？

难度：3

答案：

一般scａｎ

用的时钟树大部分是与fuｎctｉｏn的共享，所以ｓcancｈａin的前一段和后一段的clocｋinserｔiondｅｌay会不同样，由于ｓｃansｈｉft速度很慢,不太用顾及seｔup,但是要保证ｈolｄ。

所以在前一个FF的ｃｌｏckinsｅrtioｎｄelay小,后一个大时，插入一个loｃkuplatｃh,使信号多保持半个周期,以满足后一个FＦ的hold规定。

它们的时序关系是前FF时钟延迟+1/2ｓcan时钟周期

>＝

后FF时钟延迟+

后FFhold规定

当后FF时钟延迟太大时，lockuplaｔcｈ也解决不了hold违反的问题

按此分析，locｋｕplａｔch的ｃlk端是和前一个ＦF的时钟相连的。

3９)ＨowissｃaｎDEFｇeｎeｒated?

scanDEF是怎么生成的？

难度:2

答案：

在第一次做完scanchainsｔitｃh后,让DFＴｔooｌ输出一个ｓcandｅf

4０)Ｗhataｒeprｏs/coｎsｏｆuｓinｇlowVt,hｉgｈVtｃelｌs?使用lｏｗＶt

和

highＶｔcelｌ的优缺陷?

难度：1

答案：

lvtcell速度快,耗电高，静态电流大hvｔcｅll速度慢,静态电流小这是tｉｍiｎg与power的ｔｒadｅoff

41)Howdｏyoｕreducｅsｔandｂｙ(lｅakage)ｐoweｒ?Howdoyｏuredｕcedynaｍicpｏｗeｒ?如何减少静态功耗?如何减少动态功耗？

难度:３

答案:老陈认为,这是最邪恶的一种提问方法!貌似简朴，其实覆盖范围很广。leakａgepowｅr+dｙnamiｃpowｅr

不就是tｏtalpower

吗？那么这个问题可以换一个说法:如何减少功耗?这样可以从系统结构，算法，前端，一直说到后端,即可以罗列几个大的方向,也可以具体到每个细节，你也搞不清楚他想问的是那个方面。反过来说，假如他故意刁难你,就可以用这种问法,反正你答不全，届时就说你水平不够！

我们就集中在后端的部分（加一小部分前端)，并且是细节讨论楼上几位说得都对,总结一下

静态功耗:非关键途径HVＴｃell

替换coarｓｅgrain,

finegraiｎ，

ｐowerｓhuｔdoｗn减少decap＿cｅｌl散热降温

动态功耗:降压powerislandDVSF非关键途径HＶTcell

替换cｌockgatｉngmemｏrｙｓplｉtsiｇnalｇatingｔｒａnsitｉonｔime

约束减小高速信号的走线长度

42)如何设计PＡDring？HｏwｄoyoudesignPＡDｒing?如何设计PADring？

难度:3（又是一道比较邪恶的题目）

答案:

大的流程是：1)根据系统(其他芯片的）规定，芯片内部的ｆｌooｒpｌａn,决定信号PＡD的位置２）计算出poweｒPAＤ的个数,插入到信号PAD里面3）加其他的ＰＡD,比如IOfilleｒ,poｗercｕt，ｐoｗeronconｔroｌ,ｃｏrnerPAD，EＳD等

细节可以涉及:１）如何计算corｅpowｅｒPAD：估算corepｏwer，再加50%,算出电流，除以每个corepoweｒIＯ的最大电流,就是大体的ＰAD个数。插入到信号PADriｎg后,还要再计算ｐowerＥM，防止一根电源线上的电流过大。2)如何计算ＩOpowerPAD:从信号ＩＯ的功耗算起,同时计算SSO,取2个结果里面较大的3）在什么地方插入poweｒcuｔ：不同的电压core电压和不同的IO电压之间,ｐowerisland之间,数字和模拟电源之间。4)pｏwerｏncontrolＰAD,一段每个IOrｉng需要一个5）ESD一般要加在每个不同的电源之间

43)Iｎhierarcｈiｃaｌdeｓignflow,explaｉｎblocｋleｖeｌpinplaceｍentflow?Wｈatａｒeｐａrameteｒstodeｃide?在hiｅｒarｃhiｃal流程中,如何拟定blｏck的pin（位置,金属层)?

难度:3

答案:

在top-down流程中位置

:重要是看与该block相关的其它bｌｏｃk(如ANALOG等)的iｎteｒfａce，一般相关的PIN/PORＴ

要比较近,

同时也尽量不要使PIN被blocｋ内部的

memoｒy(一般放在bloｃｋ的bounｄaｒy处)等挡到金属层

:也要看相关的其它bｌoｃk的ＰIN/PORT所出的金属层,尽量用一致的,同时不用Ｍ7.M8等一般用来走pｏｗer

的金属层，当然M1

也不用

enｃouｎter(ICＣ也应当是同样的道理)用flatｔeｎ的trialｒoutｅ来决定blｏckpin的位置和金属层。当然，你可以事先指定,也可以事后修改

在bottom－uｐ流程中，重要是人为的规定了

44）Wｈａtdｏesx-talkreportscoｎtain？Hｏwdoｙoｕuseｔhoserｅｐoｒｔstoimproveｔhedesign?分析Ｘ－ｔalｋ后都输出哪些报告和结果？如何运用这些结果改善设计?

难度：3

答案：

X－talk的分析结果中,至少要包含X-ｔalkｇｌiｔch和X-tａlkｄelａｙ

的报告和数据，

可以把gliｔcｈ报告读回到P&Rtoｏl里面,让ｔool自动解决这些问题，也可以手动,具体请参考每日一题（０03）

X-talkdｅｌay就是incremenｔaｌdeｌay,反标回网表中以后，再做一次时序优化

78)Caｎinpｕtpｉnfloatinｇ（oｐenｎinｇ)?Ｃanoutpｕｔfloaｔiｎg?whｙ？

在设计中，单元的输入端可以悬空吗?输出端哪?

难度：2

答案:

输入端不行，输出端可以输入悬空会由于周边电场的变化而引起cｅｌl内部的翻转，继而影响到其他的逻辑的对的性

77）WhatａreRTＬ,Gate,ＭetalａndFＩBfixｅｓ？

难度：

3

答案:就是ｔapｅout

后的修改，rtl

级别的修改，很大了gaｔelevel:要动baselayer，mｅtalfix:只动mｅtal，不动baseFIBfix：

ｆoｃｕsｉonbeam,聚焦离子束，

常用于修改金属连接

，就像动手术同样

７6)ＷhａtisScaｎ，mｅｍＢＩST,andlogicＢＩＳT?usｕalｌｙｗhaｔpercｅnｔageoｆtestcｏveragｅofsuｃk－atｒequested?ｗhａt%ofat－sｐeeｄtransiｔｉｏｎtｅst?

什么是Scan，

memBISＴ和logiｃBIST？通常suck-at和aｔ-ｓpeeｄtraｎｓition测试的ｃoveragｅ规定多高?

难度：１

答案:

跳过名词解释sｕck-atcoｖeｒage

一般要９8%以上at-speｅdtraｎsｉtion

也许会规定到７5%

75)WhａtｉsaSoC(SｙsｔemOnChip)，ASIC,"fuｌlcustoｍchｉp",andaｎFＰGＡ？gｉvｉｎgｅxamplｅｓ？

举例说明什么是SoC,

AＳＩC"fｕｌlcuｓtomchip"和

ＦＰGＡ?

难度:

1

7４)设计的哪些地方容易出现ＩR-ｄrop的问题？iｎwhｉchａreaitwillbeeａｓytohavedyｎａmicＩR－ｄｒoｐprｏblem？

设计的哪些地方容易出现ＩR-dｒoｐ的问题?

难度:４

(不容易答全了）

答案:

从电源布线的角度讲,那些远离电源端的地方,电源布线少的地方,容易出现iｒ-drｏp的问题。比如wirebond芯片的中间,fｌipｃｈip的四角,anaｌogmaｃro的边上（由于有些aｎalｏg的上面不允许数字电源布线)

从sｗtｉchingaｃｔｉvｉtｙ的角度讲，ｔoｇｇlｅratｅ高并且celldensiy高的地方IＲｄrop大，所以牢记不要为了balanｃeclocｋtree,把一堆clockｂuｆfｅr摆在一起。假如是静态IＲdrop，频率高的地方IＲdrop大。那么对于动态IRｄrｏp，一定是频率高的地方IRdrop大吗？

73)Ｈｏwsｌｏwａndfａsｔtransitiｏnatinpuｔｓｅｆfｅcttimｉnｇ,

gaｔecouｎt，

aｎｄｐower？

输入端信号的tｒansition的快慢是如何影响ＡPR之后的时序,门数，和功耗的？

难度:3

答案：对timｉｎg的影响：ｓlowtrａnsｉtion使得速度变慢,fａstｔｒａnsiｔiｏn使得速度变快对poｗeｒ的影响:sloｗtraｎsition时功耗增大，ｆasｔ时功耗减小对gatecount的影响:要分以下２种情况,(１）假如整体的tranｓitｉoｎ规定较高,slｏwtranｓｉtｉoｎ会增长ｇatecｏuｎt;（2）假如整体的tranｓition规定不高，iｎputtｒansitiｏｎ对ｇatｅcｏunt没有大的影响

注意:inputtranｓｉｔioｎ会逐级传送到ｃhip里面的,虽然效力在逐级减小

７2)Ｉｆtheｒoutｉｎgcoｎgeｓtｉoｎexiｓｔsｂｅｔwｅentwomacｒos，tｈｅnwhatｗｉllyｏｕdo?

假如2个maｃro之间有走线拥堵的话,该如何解决？

难度：2

答案:

1)增大ｍacro之间的间距2）在maｃro之间加nｏn-bufｆｅrｐｌacementｂlｏckａge

或

加ｐartialblocｋagｅ控制chanｎel里面的celldｅnsｉtｙ３)调查那些cｏnｇｅstｉoｎ是如何导致的，改变ｆloorpｌan,引导工具不要从maｃro中间走线

71)Whatisclｏningandbufferｉｎg?wｈerｅwｅwilluseｉｔ?

什么叫克隆和缓冲，什么情况下用到这2种技术?

难度：3

答案:cloｎｉnｇ是在有多个siｎk的情况下，不改变逻辑功能把当前cell复制一份,分别驱动下一级的ceｌl，这样可以减少当前单元的负载,从而获得更好的时序,有时是为了ｐlａcemeｎt的考虑,譬如几个ｓinｋ的方向不同,缺陷是会增长上一级的负载buｆferｉng是在不改变信号的情况下对信号再生，提高它的驱动能力,通常是两级反相器构成，可以提高电路的运营速度，有时也用来当延时单元，特点是不会增长上一级的负载在多个ｓinｋ的时序都比较紧的情况下适合用cloｎing,假如sink对timing的规定区别挺大的,可以用bufferｉｎg，一部分时序较紧的由上一级直接驱动，剩下的可以加一级buffｅr后驱动

70）WｈatisdifｆerenceｂeｔwｅenＨFNbｕｆferｔreeandCTS？

大扇出net的buffertree和CTＳ在时序和做法上的区别

难度：3

答案:

ｂufｆeｒtrｅe和clocktree的共同点是它们都是解决ｈighfaｎｏutnet的问题，只但是规定不同而已。buffｅｒtreｅ规定满足maｘｔｒaｎs/ｆanoｕt/cａp,有时还要满足setuｐ/ｈｏlｄtiｍｉngclocｋtreｅ不仅要满足上面的所有规定，尚有skew，max/mｉｎlａtenｃy的规定

做法上大不相同，一般,ｂｕｆfeｒtreｅ在时序优化时自动就做了

(以后别再问怎么用CTＳ来做reｓeｔｔreｅ了）clocktree有专门的命令，由于它的做法与dataｐath的做法太不同样了

69)WhａtiｓLEＦ？whａｔｉｔ'ｓdiｆｆerenceｗithGＤS？

LEF是做什么用的?与ＧＤS的区别是什么?

难度:2

答案:

LEＦ是一种简化版的GDS，它只涉及sizｅ和metal层有关的信息,比如pｉｎ，ｂｌｏｃｋagｅ等,其他bａｓelayer的东西只在ＧDS里面可以看到。同时LＥF尚有一些GＤS里面没有的信息,比如，mｅｔal的Ｒ,C，routｉngａnｄplaceｍentruｌｅ等

LEＦ是一个文本文献,可以修改编辑。GDS是二进制文献,比较难修改

68）Ｗhａtcoｒner－ＩOcontains?

coｒneｒ-IO

里面有什么？

难度：２

答案:

ｃｏｒneriopad除了

能保证

两边的

连线连接，

尚有

１)

dumｍyｂoｎdpaｄ

为了减小封装的难度和减小一些应力的效益

（不是必须的）因此cｏrnｅrpａd两端最佳空一些距离

来bondwire，封装,否则封装有一定的难度,容易出问题,

2)

dｕｍmypoly

，

也是减小机械等效益，有一些ACｔｉvｅ，

SＰ区域,不知道干啥的

67)Whａｔｉsmeantｏf9tｒacｋ,１2ｔracksｔandａｒｄcells?

对标准单元所说的９tｒａｃk和12track是什么意思？（同一种工艺下）这两种单元有什么区别?

难度:3

答案：

一般sitewｉdth就是metal２ｐitcｈ,比如SMＩＣ１８

的

0．56x5．０４,

0．56

就是meｔaｌ2ｐitcｈ，由于stdcellｐｉn基本上都是由meｔaｌ2连接出来的，

高度

一般都是

ｓitewidtｈ的整数倍,比如７，

８，

9

，1０

,12

倍,也就叫做7/8/9/1０/12ｔrack单元,比如

０.56x5.04

的就是9track,

0.56x

3.92

的就是

7traｃk，０．２x

２.4（SＭIＣ65)

是12track,

0.2x1．8(TSMC65)

是9traｃk,

区别重要是：1)带不带ｔap

（ｎ/ｐｗｅlｌｐickup),但是也不是绝对的,比如SＭIC18

sc－ｘ9trａck带ｔａp，

sc－m

７tｒaｃk不带tap，不带tap的要用tapcell来偏置电位，但是比如

TＳMC40nｍ的

１2tｒackTCBNBWP1２T,也不带tap,

TSMＣ65

ｔcｂn65bｗp

９tｒaｃk

带

tａｐ,

２)一般来说9ｔｒacｋ是

属于标准siｚｅ,

7track属于小size,也就是低功耗一些,速度慢些，1０、12tracｋ

是高速，

一般

ｍeｔal１的rａil做的更宽,管子仿佛没啥区别,

ｒaｉl做的宽自然能走更多的电流，自然速度就快了,

功耗大了,有的还添加mｅｔal2ｒaｉｌ比如６5nm以下的库,

这样速度更快了,

选几个ｔrａck

是由设计目的决定的，假如简朴些

,就选9tｒack标准带ｔaｐ的,

比较方便低功耗选7ｔrａck,ｔiminｇ不够就选12traｃk的，

ＡRM的9trａck叫sａge-x,

7trａck叫mｅtｒo，

1２tracｋ叫ＰＯP

（peｒfoｒmaｎceｏptｉmizａtionpａcketｓ），

6６）dｅtaiｌｅｘplainｗｈaｔｉstheｄifferｅncｅbetweenLECandｓimulatioｎ？

具体解释形式验证和仿真的异同

难度:２

答案:

形式验证是为了验证综合前后或者ｌayouｔ前后，电路是否在数学模型上有改变吧。那综合前后的形式验证为例,用formality进行形式验证时需要DC提供验证节点,然后FＭ根据这些节点去验证综合前后的电路在数学逻辑功能上是否等价。形式验证不需要任何激励测试向量，他能保证逻辑上电路没有发生变化。

仿真的话有分为layout前后的仿真,前仿真重要用于测试功能是否对的，需要测试激励，后仿真重要用于测试是否满足时序(当然也就测试了功能是否对的），同样也需要激励信号。仿真的目的是模拟电路实际工作状态,看输入和输出是否满足设计规定。

假如要说区别的话，我个人感觉形式验证就像数字电路中的analyse,分析电路功能，看是否满足设计规定，而仿真的话更多的是在模拟实际电路工作情况。

65)

时钟走线一般用那层金属问题由szｐ9912收集提供,特此感谢！

Whicｈlａyeｒiｓusedfoｒcｌｏckrｏｕtingａnｄｗｈy?

时钟走线一般用那层金属，为什么？

难度：3

答案：

这是一个可以挖得比较深的问题,让我们先从各层ｍｅtal的特性说起,假设共有8层金属层最底层M1／２一般很薄,走线宽度最小,RC一般最大，并且会被celｌ的pin占去很多资源,肯定不适合做clocｋwire。最高１/２层Ｍ7/8一般很厚，走线宽度大，ＲC很小,适合大驱动的clocｋbuffer走线。假如是用铜做金属层的话,最上面还会有一层极厚的铝金属层，一般不用做信号线的走线。中间几层M3／４／５/６的厚度,宽度都适中，假如使用doublewidth,doublespace的走线的话，RC也比较小，也可以做clocｋwire。

假如考虑到VIA增长的电阻,一味地使用最高层不一定会得到最快的ｃlｏcktrｅe。但是一般信号走线大多是先用下层的金属,所以建议根据各层的RＣ和整个设计的ｃongｅｓｔion来选择ｃlocｋｗire的层数。

假如最高1/2层M7／8的RC远小于中间几层M3/4/５/6的ＲC，就选最高１／２层假如最高1/2层M7/8的RC与中间几层M3/4/5/6的RC相差不大,在很拥堵时，还是选最高1/2层；不太拥堵时，选中间几层里面的高层M5/6;主线没有拥堵时,用中间层里面的底层M３/４

64）本帖资料由

szｐ991２

收集提供,特此感谢，

WhyclｏcｋｉsｎotsｙnｔhｅｓｉzｅdinＤC?whyｈiｇhｆａｎoutnｅt,ｓuｃhasrｅset,ｉsnｏtsynthｅsizedｉnDC？

为什么综合时，不动clｏｃｋ？为什么不动某些大扇出的net,比如reset?

难度:2

答案：

由于clocktree与leａfpｉn的物理位置密切相关,ＤC没有这些个信息,做了也不准,所以就不做了。也是由于后端知道DC给的cｌcoktｒee主线不准,所以一旦碰到，就直接删除

至于resｅttree,是可做可不做,假如reset的时序很难的话,还是建议做一下,看看DＣ时是否可以满足时序，假如ＤC都满足不了，估计后端也很难做到，趁早想别的方案

63）Ｈｏｗｔoｃalcｕlaｔegatｅcount？如何计算gatecount?

难度:１

答案：

以前比较确切地定义是４个tranｓiｓtor为一个gatｅ,计算整个设计的gaｔｅcoｕnt时,应当先算出（所有ｓtaｎdａrdcell的总面积）,再除以(4个ｔrａnsisｔor的面积）。注意，各种RＡＭ，PLＬ,AＤC，ＤAC等maｃro不能算在总面积里

现在人们为了简朴，就把一倍驱动能力的，2输入的nanｄcｅｌl的面积认为一个gａte的面积,一个nａnｄcｅll与４个transistｏr的面积是有一点差别的,但是你一般不容易搞到准确的4个tｒansiｓtoｒ的面积

所以现在的sｔaｎdａｒdｃｅll的ｇatecount就变成(所有standardcelｌ的总面积)，再除以（一倍驱动能力的，２输入的nanｄceｌｌ的面积)

６2)TｈetiminｇｒeporｔiｓｃreatedinPTformａｔ.The