微机原理新课件第2章

第2章80x86/Pentium微处理器2.180x86/Pentium微处理器的内部结构2.2微处理器的主要引脚及功能

2.3系统总线与典型时序2.4典型CPU应用系统2.5CPU的工作模式2.6指令流水线与高速缓存2.764位CPU与多核微处理器

第2章80x86/Pentium微处理器自1978年Intel公司推出16位微处理器8086至今，微处理器历经多次升级换代，构成了80x86/Pentium系列CPU。芯片集成度提高了30多倍，主频提高了100多倍，运算速度达100MIPS，性能已到达大、中型机水平。本章重点：8086/8088微处理器的内部结构8086/8088微处理器的主要引脚及功能8086/8088系统总线与典型时序典型CPU应用系统

南京航空航天大学电子信息工程学院EU：执行部件（8086/8088）BIU：总线接口部件（8086的不同于8088的）由两部分组成（相互独立）8086BIU：指令队列6个字节，外部数据总线16位。8088BIU：指令队列4个字节，外部数据总线8位。EU：执行指令。BIU：取指、读操作数、写结果。大多数情况下，CPU取指、执指操作并行。提高了系统总线的使用效率，改善了系统性能。2.180x86/Pentium微处理器的内部结构2.1.18086/8088CPU基本结构1.8086/8088CPU结构框图第2章80x86/Pentium微处理器CHDHDISPBPSI65标志FR3EU控制系统运算寄存器ALU124DSSSES总线控制逻辑IPCS内部RegBHAHDLCLALBL地址总线20位地址加法

数据总线外部总线指令队列通用寄存器执行部件（EU）总线接口部件（BIU）ALU数据总线80888086AXBXCXDX第2章80x86/Pentium微处理器（1）EU（ExecutionUnit，含有ALU及部分Reg.）负责全部指令的执行；向BIU输出（地址及结果）数据；对Reg及PSW进行管理。功能①

8个通用寄存器②算术逻辑运算部件ALU

16位加法器，用于对寄存器和指令操作数进行算术或逻辑运算。③标志寄存器FR

9个标志位，其中6个条件标志位用于存放结果状态。④暂存寄存器⑤EU控制系统接收从BIU的指令队列中取来的指令代码，译码并向EU内各有关部分发出时序命令信号，协调执行指令规定的操作。组成AH,AL,BH,BL,CH,CL,DH,DL（8位）指针寄存器：SP，BP数据寄存器：AX，BX，CX，DX(16位)变址寄存器：SI，DI

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器（2）BIU（BusInterfaceUnit，8086/8088同外部设备的接口部件）代码段Reg：CS堆栈段Reg：SS数据段Reg：DS附加段Reg：ES

组成②指令指针寄存器IP（下一条将要执行的指令在当前代码段内的地址偏移量）

4个段寄存器③指令队列Queue④20位地址加法器Σ

⑤总线控制逻辑⑥内部通信寄存器①功能完成所有外部总线的操作，提供总线控制信号。具体为：

取指、指令排队、读写操作数、总线控制、

地址转换（将两个16位地址相加20位物理地址）。第2章80x86/Pentium微处理器BIU使用指令队列实现流水线操作。当Queue中有2/1个或2/1个以上的字节空间，且EU未申请读写存储器，BIU顺序预取后续指令代码→Queue。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院（3）EU的工作过程①若是运算操作：操作数→暂存器→ALU；运算结果→经“ALU总线”

→相应Reg，并置FR。②若从外设取数：EU→BIU→访问MEM或I/O

→内部通信寄存器

→向“ALU数据总线”传送数据。从BIU的指令队列中取指→译码电路分析→相应控制命令→控制数据经过“ALU数据总线”的流向：第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院2.性能及特点（1）8086/8088CPU主要性能字长：16位/准16位时钟频率：8086/8088标准主频为5MHz，8086/8088-2主频为8MHz。数据/地址总线:复用，外部DB宽度16bit/8bit，AB宽度20bit。最大内存容量：1MB（220）基本寻址方式：8种指令系统：99条基本指令。可以对位/字节/字/字节串/字串/压缩/非压缩BCD码等多种数据类型进行处理。端口地址：16bitI/O端口地址，可寻址64K个端口地址，每个地址对应一个字节宽的I/O端口。中断功能：支持的中断源（内部中断和外部硬件）达256个支持单片CPU或多片CPU系统工作

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器（2）特点①取指执指重叠并行取指取指取指取指得到数据等待执行执行执行执行执行当前指令时预取下一条（或多条）指令，指令在指令队列中排队（指令流水线技术）；

优点：

一条指令执行完成后，可以立即执行下一条指令，减少CPU为取指令而等待的时间，提高CPU的利用率。

通常，IP中是将要执行的下一条指令在当前代码段内的偏移地址。只要是顺序执行,队列中的指令就是紧接当前指令的逻辑上的指令。

如果EU当前执行的是转移指令，则BIU清除队列，从新地址取出指令立即送EU执行。再从后续的指令序列中取指令填满队列。第2章80x86/Pentium微处理器②段寄存器和存储器分段存储器空间20根地址线220=1MByte

00000H

FFFFFH

……A19地址A010010111001011010101972D5H由存储器中存放的信息属性，分成4种段，存放3类信息：代码、数据、中间结果和断点地址。8086CPU有20根地址线，16位数据线。CPU内部寄存器是16位的。→

CPU内部存放地址的寄存器是16位的，只可表示16位的地址。为了能寻址1MB地址空间，8086对存储器进行分段管理：每个段最大为64KB（216），最小为16B。（此时最多64K个段）8086/8088率先打破微处理器只能访问64KB存储空间的限制，可寻址1MB。972D5H12H段[972D5H]=12H分段原因:第2章80x86/Pentium微处理器+物理地址=段址×10H+偏址段地址

CS、DS、ES、SS16偏址

16指令地址CS×10H+IP数据地址DS×10H+EA（偏移地址也称为有效地址EA,出现在指令中)堆栈地址SS×10H+SP附加段地址ES×10H+EA

4个段寄存器CS、DS、SS、ES存储单元的逻辑地址和物理地址

逻辑地址段地址0000H~FFFFH（由段寄存器提供）偏移地址段内某个单元到段基地址的距离（0000H~FFFFH，由指令提供）物理地址：CPU访问存储器时,送出的20位地址(00000H~FFFFFH)分别指示存储区的段地址，用来识别当前可寻址的四个段，不可互换使用。段起始地址的高16位，段起始地址又称为段基地址。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院物理地址与逻辑地址的关系:物理地址=段基地址×16+偏移量......20000H25F60H25F61H25F62H25F63H2000H段地址逻辑地址段内偏移地址5F62H逻辑地址与物理地址物理地址的形成段地址00003210150偏移地址基址加法器物理地址015019第2章80x86/Pentium微处理器表2-1访问存储器类型与逻辑地址来源关系访问存储器类型约定段寄存器可代换段寄存器偏移量物理地址计算式取指令CS—IPCS×16+IP堆栈操作SS—SPSS×16+SP访问变量DSCS，ES，,SS有效地址EADS×16+EA源字符串DSCS，ES，SSSIDS×16+SI目的字符串ES—DIES×16+DIBP用作基地址寄存器SSCS，DS，SS有效地址EASS×16+EA段缺省和段替换规则（CPU对段访问时应遵循这个原则）：段缺省：段寄存器名不出现在指令和机器码中，由CPU对存储器的操作性质隐含指定；搭配规则：段寄存器和寄存器(指针、变址)有较固定的配用关系；替换（超越）规则：在指令之前可加上“CS”，”DS”，”SS”等前缀，以指定的段寄存器替代隐含的段寄存器。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院段寄存器和其他寄存器组合指向存储单元示意图代码段数据段堆栈段CSIPDSSI,DI或BXSSSP或BP第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院存储器分段的一般规律：

可独立分开（最大不重叠16个段）

连续

重叠（部分重叠或完全重叠）如：数据段和附加段完全重叠，堆栈段和附加段部分重叠。因此，对一个具体的存储单元，可以属于一个逻辑段，也可以同时属于几个逻辑段。③部分管脚功能双重定义以适用多处理器第2章80x86/Pentium微处理器3.寄存器配置控制寄存器8位寄存器IPFLAGCSDSSSES代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器AHALBHBLCHCLDHDL

AXBXCXDX

SPBPSIDI累加器基地址寄存器计数器数据寄存器堆栈指针寄存器基地址指针寄存器源变址寄存器目的变址寄存器(PC)指令指针寄存器(PSW)状态标志寄存器段寄存器16位寄存器通用寄存器寄存器组（RegisterSet）

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器用途：存放8位或16位操作数或中间结果，以提高CPU的运算速度（减少存取MEM的时间）

其中，AX是CPU使用最多的一个寄存器，功能最强。（1）通用Reg.（分为两组：一组可用于字、字节；一组仅可用于字)①数据Reg.（AX，BX，CX，DX）特殊用法：AX

—算术运算、I/O传输的主要寄存器（Accumulator）BX—计算地址时用作基址Reg.（Base）CX—计数器，循环或移位时用。（Counter）DX—I/O操作时用于保存I/O端口地址，或字的乘除法运算时用来存放高16位。（Data）AX的作用算术逻辑运算之前保存一个操作数，之后保存结果。CPU与I/O、MEM交换数据所用到的最多的寄存器。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院②指示器和变址Reg.（SP，BP，SI，DI，仅能用于字）用途：缩短指令代码的长度；建立可变的地址；寄存偏移量,与段寄存器的内容相加以获得物理地址。说明：

SP中存放的偏移量被认为是在堆栈段中（堆栈访问)。

DI、SI中的偏移量，通常被认为是在数据段中。

BP通常用于存放当前堆栈段的一个数据区“基址”的偏移量（这为随机访问堆栈提供了手段），BP也可用于通用Reg.。SP—堆栈指针BP—基地址指针SI—源变址寄存器DI—目的变址寄存器指针寄存器变址寄存器第2章80x86/Pentium微处理器通用寄存器的特殊用法(默认用法)寄存器特殊用法AX，AL乘法/除法指令，作累加器；I/O操作时，作数据寄存器AH在LAHF指令中用作目的寄存器(AH←标志)AL在BCD码及ASCII码运算指令中作为累加器；在XLAT指令中作为累加器（AL←AL＋BX)BX在间接寻址中作为基址寄存器CX在循环程序中，作循环次数计数器CL在移位和循环移位指令中，作为移位位数和循环移位次数的计数寄存器DXI/O指令间接寻址时，作为地址寄存器；在乘法指令中作为辅助累加器（当乘积或被除数为32位时，存放高16位数）BP在间接寻址中，作为基址寄存器SP在堆栈操作中，作为堆栈指针SI间接寻址时，作为地址寄存器或变址寄存器；在串操作指令中作为源变址寄存器DI在间接寻址时，作为地址寄存器或变址寄存器；在串操作指令中作为目的变址寄存器第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院（2）段Reg.（CS，DS，SS，ES）程序运行过程中，IP中总是包含着将要执行的下一条指令在当前代码段内的偏移地址。或称：IP和CS一起指向下一条指令的物理地址。

物理地址=CS×16＋IPCS+IP，为下一条指令的地址。DS+指令中的偏移量，为数据段内的某单元地址。SS+SP，为堆栈段内的某单元地址。ES+指令中的偏移量，为附加段内的某单元地址。（3）指令指针IP（用来存储代码段中的偏移地址）用户不能通过MOV指令直接修改IP的内容，但转移、调用等指令可引起它的改变。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院（4）标志寄存器FRCFPFAFZFSFTFIFDFOF反映指令对数据作用之后，结果的状态（不是结果本身）。这些状态将控制后续指令的执行；有些运算操作将影响全部状态标志，如加法、减法运算；有些操作影响部分状态标志，如移位操作；有些指令的操作不影响任何状态标志，如数据传送指令。用途：存放ALU运算结果的特征标志。

这些标志可作为条件，用于判断是否控制程序转移。第2章80x86/Pentium微处理器进位标志CF(CarryFlag)：当结果的最高位(D15或D7)产生一个进位或借位,则CF=1，否则CF=0。溢出标志OF(OverflowFlag):当带符号数的运算结果超出－2n-1～2n-1－1时，溢出，OF=1，否则OF=0。

符号标志SF(SignFlag):结果的最高位(D15或D7)为1，则SF=1，否则SF=0.零标志ZF(ZeroFlag)：

若运算的结果为0，则ZF=1，否则ZF=0。奇偶标志PF(ParityFlag):若运算结果的低8位中‘1’的个数为偶数，则PF=1，否则，PF=0。辅助进位标志AF(AuxiliaryFlag)：在进行8位或16位数运算时，由低4位向高4位(D3向D4)有进位或借位，则AF=1，否则AF=0.状态标志控制标志方向标志DF(DirectionFlag)：

DF=1，串操作时地址自动减量；DF=0，串操作时地址自动增量。中断允许标志IF(InterruptEnableFlag)：IF=1，允许CPU接收外部中断请求，IF=0，屏蔽外部中断请求。追踪标志TF(TraceFlag)：

TF=1，使处理进入单步方式，以便于调试。CFPFAFZFSFTFIFDFOF第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院例1：执行2345H＋3219H，分析对FR的影响。10001101000101000011001000011001+0111101010101010标志：

运算结果最高位为0 ∴SF=0

运算结果本身≠0 ∴ZF=0

低8位中1的个数为奇数个∴PF=0

最高位没有进位∴CF=0

D3位向D4位无进位 ∴AF=0

次高位向最高位没有进位，最高位向前没有进位∴OF=0第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院例2：执行2345H－3219H，分析对FR的影响。10001101000101001100110111100111+0011010010001111标志：

运算结果最高位为1 ∴SF=1

运算结果本身≠0 ∴ZF=0

低8位中1的个数为奇数个∴PF=0

最高位没有进位（无进位，有借位）∴CF=1

D3位向D4位无进位（无进位，有借位） ∴AF=1

次高位向最高位没有进位，最高位向前没有进位∴OF=0F12CH补=-0ED4H第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院2.2微处理器的主要引脚及功能2.2.18086/8088CPU引脚功能

8086/8088CPU内部设置了若干多路开关，使某些引脚具有多种功能（解决功能强与引脚少的矛盾）。引脚功能的转换分两种情况——

①分时复用：在不同时钟周期内其功能不同；

②工作模式不同引脚功能不同：同一引脚在单CPU（最小模式）和多CPU（最大模式）下，加接不同信号。8086/8088均为40PIN、双列直插式(DIP)封装的芯片。①地址/数据线20根②控制和状态线16根③定时信号线1根④电源和地线3根40PIN按功能分：每个信号方向（单、双）电平（三态、二态）第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院8088最小模式：系统中只有1个微处理器，系统中的所有总线控制信号都直接由8086/8088产生（整个系统中的控制线路最简单）。最大模式：

系统中含有两个或两个以上微处理器，其中8086/8088为主处理器，其它是协处理器。如：数值运算协处理器8087输入输出协处理器8089。引脚33MN/MX决定工作模式:

接+5V,最小模式；接地，最大模式(括号内引脚)第2章80x86/Pentium微处理器补充时钟周期—CPU的基本时间计量单位，由CPU的主频决定。例：主频5MHz，则T=200ns一个指令周期由若干个机器周期构成。在8086/8088中，机器周期称为总线周期。一个基本总线周期由4个时钟周期T构成，称为T1、T2、T3和T4。T1：CPU经多路复用总线发地址信息，指出寻址单元或端口地址。T2：CPU从总线上撤消地址，成浮空状态（16位），而A19～A16

用来输出本总线周期状态信息。T3：连续提供状态信息，传送数据。T4：结束状态。指令周期

—一条指令从取出到执行完毕所持续的时间。机器周期—CPU完成某个独立操作所需要的时间。（取指，存储器读、写，I/O读写）第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院AD7～AD0：地址/数据总线，双向、三态。分时复用。

③在DMA方式时，这些引脚成浮空状态。

①这些地址在整个总线周期内保持有效(即输出稳定8位地址)。②DMA方式时，这些引脚成浮空。8088CPU引脚功能8088②之后，经转换开关→数据总线D7～D0，传送数据，直到总线周期结束。①在每个总线周期T1，作地址总线低8位A7～A0，用于寻址MEM或I/O端口。

A8～A15：地址总线，输出、三态。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院DMA(DirectMemoryAccess)方式CPU让出总线（悬浮状态），使外部设备和存储器之间直接传送（不通过CPU）数据的方式。通常在如下的情况使用：外设与存储器之间有大量的数据需要传送。外设的工作速度很快。

MEM

CPU

I/ODMA补充第2章80x86/Pentium微处理器地址线A19～A0，1M内存；地址线A15～A0，64K个端口地址。A19/S6～A16/S3：地址/状态线，输出、三态。分时复用。③DMA方式时，这些引脚成浮空。①在T1状态，若访问MEM，作地址总线高4位。若访问I/O口，全为低电平（I/O端口只用16位地址)。②在T2～T4期间，输出状态信息：

S6总是低电平，表示CPU连在总线上；S5是可屏蔽中断允许标志；

S4和S3表示当前访问存储器所用的段寄存器，S4和S3编码与段寄存器对应关系如表所示。S4S3性能对应段寄存器00数据交换使用附加段寄存器ES01堆栈操作使用堆栈段寄存器SS10代码使用代码段寄存器CS11数据使用数据段寄存器DS第2章80x86/Pentium微处理器ALE：地址锁存允许信号，输出，高电平有效。CPU在每条指令的最后一个时钟周期对INTR采样：①若INTR引脚信号为高电平，同时CPU内部IF=1时，CPU就进入了中断响应周期。

②若IF=0，即使有INTR引脚信号为高，CPU对此中断请求不予理睬。因此可以通过软件的方法使IF=0，以达到屏蔽中断请求INTR的目的。INTR：可屏蔽中断请求，输入、高电平有效。地址锁存进锁存器(8282/8283，74LS373)的锁存控制信号。①在T1期间，ALE高电平，其下跳沿将使地址锁存入锁存器。②在DMA方式中，ALE不能浮空。入口地址中断服务程序断点

CPU响应中断时，暂停正在执行的主程序，由中断源提供的中断类型码从中断向量表中找到相应中断服务程序的入口地址，转去执行中断服务程序。中断结束后，再返回断点继续执行主程序。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院INTA：中断响应信号，输出，低电平有效。

NMI：非屏蔽中断请求，输入，上升沿有效。CLK：时钟信号，输入。①

NMI不能用软件进行屏蔽。只要该引脚上出现一个从低到高的电脉冲，CPU在当前指令结束后立刻进入中断响应。②NMI的中断类型码为2，其服务程序入口地址在中断向量表的08H/09H（IP）和0AH/0BH（CS）单元中。可屏蔽中断INTR与非屏蔽中断NMI属于系统的外部（硬件）中断CPU响应外部中断后，会发应答信号给请求中断的设备。为CPU和总线控制器提供定时基准。占空比0.33（1/3周期高电平，2/3周期低电平）。

第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院RESET：复位信号，输入，高电平有效。①RESET信号宽度至少保持4个时钟周期。②复位时CPU各寄存器的状态见表2-7。可见，CS＝FFFFH，IP＝0000H，

READY：准备好信号，输入,高电平有效。②当被访问的部件可以完成数据传送时，READY为高电平，CPU继续运行。③复位后，CPU从FFFF0H单元开始执行。通常在FFFF0H~FFFFFH这16个单元中存放转移指令。复位后CPU内部内容标志位清除指令指针(IP)0000HCS寄存器FFFFHDS寄存器0000HSS寄存器0000HES寄存器0000H指令队列空是被访问的MEM和I/O设备数据准备好发回来的应答信号。①当被访问部件无法在CPU规定的时间内完成数据传送时，应使READY信号处于低电平，这时CPU进入等待状态，插入一个或几个等待周期TW来延长总线周期。

当执行WAIT指令时，CPU对TEST进行监视（每隔5个T采样一次，若TEST为高，就使CPU重复执行WAIT指令而处于等待状态。若TEST为低，CPU则脱离等待状态，继续执行下一条指令。（常用于多CPU系统）

第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院

DT/R：数据发送/接收控制，输出，三态。

TEST：测试信号，输入，低电平有效。

DEN：数据允许，输出，三态，低电平有效。①在单CPU系统中，DEN作为数据总线双向驱动器的选通信号。②在每个MEM或I/O访问周期以及中断响应周期，DEN为低电平。③DMA方式时，它处于浮空状态。

在单CPU系统中，用DT/R来控制数据总线双向驱动器的数据传送方向:

①DT/R=1时，CPU发送数据;②DT/R=0时，CPU接收数据。第2章80x86/Pentium微处理器

IO/M：外设/内存访问控制，输出，三态。

①输出高电平时，表示总线周期为I/O访问周期；②输出低电平时，表示总线周期为MEM访问周期。③DMA工作方式时，它为浮空状态。WR：写信号，输出，三态，低电平有效。

①

WR信号有效时，表示CPU正做写MEM（或I/O口）的操作：由IO/M的状态决定是写MEM（IO/M=0)；还是写入I/O（IO/M=1)。②DMA方式时，它处于浮空状态。RD：读信号，输出，三态，低电平有效。

RD信号有效时，由IO/M决定是对I/O读（IO/M=1）；还是对MEM（IO/M=0）读。

IO/M、WR、RD决定了CPU访问MEM或I/O的方式DT/R在写WR或读RD时电平不同第2章80x86/Pentium微处理器HOLD：保持请求信号，输入，高电平有效。

当DMA操作或外部处理器要求通过总线传送数据时，HOLD信号为高，表示外界请求主CPU让出对总线的控制权。HLDA：保持响应信号，输出，高电平有效。

①当CPU同意让出总线控制权时，输出HLDA高电平信号，通知外界可以使用总线。同时，现有主CPU所有具“三态”的线，都进入浮空状态；②当HOLD变为低电平时，主CPU也把HLDA变为低电平，此时它又重新获得总线控制权。HOLDHLDA

MEM

CPU

I/ODMA第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院SS0：状态信号，输出，三态。

①用在单CPU系统中，与IO/M、DT/R一起表示当前的系统总线周期状态，如表2-8所示。

②在多CPU系统下，SS0总是输出高电平。IO/MDT/RSS0操作111100000011001101010101中断响应读IO/口写I/O口暂停取指令读存储器写存贮器无效第2章80x86/Pentium微处理器

MN/MX：单CPU/多CPU方式控制，输入。①当MN/MX=1（接VCC）时，单CPU模式(最小模式)，8088的24～31引脚功能如上面所述；②若MN/MX=0（接GND），多CPU模式(最大模式)，8088的24～31引脚定义如图2-38(b)括号内所示。

以下介绍多CPU模式（最大模式）下引脚的功能（PC机为多CPU模式）

S2、S1、S0：总线周期状态标志，输出、三态，低电平有效。①多CPU模式下，它们的不同组合，表示CPU总线周期的状态。②此组信号→8288总线控制器，8288利用它们的不同组合，产生访问MEM或I/O的控制信号或中断响应信号。S2S1S0操作类型000011110011001101010101中断响应读I/O口写I/O口暂停取指令操作码读存储器写存储器无效状态第2章80x86/Pentium微处理器LOCK：封锁信号，输出，三态，低电平有效。RQ/GT0：请求/允许控制信号，双向、三态、低电平有效。

RQ/GT1供外部主控设备(如协处理器)用来请求总线控制权。由外部主控设备向8088输入请求总线控制权的信号(HOLD)，若8088可以让出控制权，则在同一条线上输出允许使用总线的回答信号(HLDA)。RQ/GT0的优先权>RQ/GT1的优先权。

QS1、QS0：指令队列状态，输出，高电平有效。①用来封锁外部主控设备的请求。当LOCK信号为低时，外部主控设备不能占用总线。②这个信号配合指令来实现。若某条指令加上前缀LOCK，则CPU执行这条指令时，LOCK引脚为低，并保持到指令结束。QS1和QS0的编码反映了CPU内部当前的指令队列状态，以便外部主控设备对8088进行跟踪。见P60表2-10。

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器8086CPU引脚功能与8088引脚功能的区别：（1）8086：16条地址/数据复用AD15～AD08088：只有AD7～AD0

（2）8086的PIN34：BHE/S78088中为SS0

PIN34—高8位数据总线的

允许/状态信息复用引脚。对8086

用BHE作为访问存储器高字节(高8位)的选通信号；用A0作为访问存储器低字节(低8位)的选通信号。第2章80x86/Pentium微处理器

BHE、A0组合编码与数据总线传送数据的关系如下：BHEA0数据传送状态00传送16位D15~D001传送高8位D15~D810传送低8位D7~D011无操作（3）8086的PIN28为M/IO，存贮器/输入输出信号，输出、三态。当M/IO=1时，表示访问存贮器。 当M/IO=0时，表示访问I/O端口。

它和8088的PIN28（IO/M）意义正好相反。

①

T1时，CPU输出BHE有效（低电平）信息；②T2、T3、TW和T4期间，CPU输出S7状态信息。S7低电平有效。③DMA工作方式，它为浮空状态。

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器2.3系统总线与典型时序处理器子系统DB数据总线CB控制总线I/O接口I/O接口存储器存储器……AB地址总线

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器2.3.1CPU系统总线及其操作本质上都是通过总线进行信息交换，这些操作统称为总线操作。①取指令②将数据写入存储器③从存储器读出数据④将数据写入输出端口⑤从输入端口读入数据⑥

DMA访问操作等。微机系统中的各种操作①总线请求和仲裁（模块对总线的使用权)②寻址阶段（取得使用权的模块发出要访问对象的地址）③数据传输阶段（完成模块间的数据交换）④结束阶段（模块的有关信息从系统总线上撤除，让出总线）完整的总线操作周期包括4个阶段总线操作周期：系统中模块间完成一次信息交换的时间片。（数据传输周期）

第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院2.3.2基本总线操作时序

对于只有一个主模块的单CPU系统，总线始终归它所有，不存在总线的请求、分配和撤除等。

8086/8088系统总线操作周期只需要寻址和传输数据两个阶段。

8086/8088CPU的操作都是在系统时钟CLK控制下严格定时的

1.微处理器时序的概念

CPU执行指令时送出一系列的控制信号，这些控制信号在时间上的关系称为CPU时序。从时序角度考虑，CPU的执行工作可分作三种类型的周期（1）时钟周期(ClockCycle)

时钟周期又称为T状态，是CPU动作处理的最小时间单位。

时钟周期值的大小由系统时钟（晶振频率）来确定，T=1/f

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器（2）总线周期（BusCycle,由若干时钟周期组成,也称机器周期)

8086/8088的一个基本总线周期由4个T（时钟周期）构成。指CPU对MEM或I/O端口完成一次读或写所需要的时间。（3）指令周期（InstructionCycle）指令周期反映了执行一条指令所需要的时间。一个指令周期通常由若干个总线周期构成。T1：CPU从地址/数据线上送出地址。T2：地址撤消。若是CPU读：地址/数据线是高阻；若是CPU写：地址/数据线是数据。T3：数据稳定在总线上,在T3与T4交界处采样数据,进入T4状态。T4：结束状态。不同指令的执行时间不同，即周期长短不一样。简单指令只需要一个总线周期，复杂指令就需要较多的总线周期。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院2.8086/8088基本总线操作时序（1）8086存储器/IO读周期时序8086存储器读周期时序第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院8086存储器/IO读周期时序第2章80x86/Pentium微处理器T1状态①M/IO信号确定CPU是要从MEM还是I/O端口读数据且一直保持到本总线周期结束。②CPU在T1通过地址线输出地址，这些地址值要保持到T2状态。③地址值必须锁存，锁存信号用ALE。④BHE信号也要锁存。⑤DT/R输出为低电平，表示本总线周期的数据总线方向是由外向CPU内传送数据。

T2状态①在T2状态，地址信号消失，AD15－AD0进入高阻状态，为数据读入作准备；A19/S6－A16/S3及BHE/S7引脚输出状态信号S7－S3。②RD输出低电平信号表示读操作，数据送往数据总线。③DEN信号也在T2状态变低，表示数据允许。

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院TW状态

当系统中采用的MEM或I/O接口速度较慢，不能用基本总线周期执行读操作时，系统就要根据READY信号进行采样。①如果READY为高电平，则下一个状态为正常的T4状态；②如果READY为低电平，表示数据还未有效，则下一个为插入的TW状态，在TW状态的前沿继续采样READY信号，以决定是否还要插入等待状态TW。T4状态

在T4状态和前一个状态交界的下降沿处，CPU对数据总线进行采样，从而获得数据。

T3状态

在T3状态，来自MEM或I/O的数据被送到数据总线，CPU在T3状态结束时读取数据总线上的数据。第2章80x86/Pentium微处理器（2）8086存储器/IO写周期时序（3）8088访问存贮器/IO时序基本上同8086,不同之处①地址/数据复用线8根AD7~AD0;②没有BHE信号;③访问存储器与IO的控制信号是IO/M。第2章80x86/Pentium微处理器2.3.3特殊总线操作时序1.中断响应周期中断类型码

INTACLKAD7~AD0T1T2T3T4第一个中断响应周期T1T2T3T4第二个中断响应周期

第一个周期：送INTA，①表示响应中断,②外设取消INTR信号用。

第二个周期：又送INTA，通知外设送中断类型码到数据线上，以便CPU取得该中断服务程序入口地址,转入中断服务。则，CPU在执行完当前指令后响应中断，进入中断响应。这包含两个中断响应周期：①INTR脚为高电平②IF=1当第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院2.8086/8088等待（WAIT）状态时序CPU不与MEM或I/O之间传送数据时，则不执行总线周期，BIU不和总线打交道，此时进入总线空闲周期T。总线空闲周期，是CPU总线空操作，BIU对EU的等待。T1T2T3TwT4CLKREADY在任何时刻，当CPU检测到READY引脚为低电，则在T3～T4之间插入等待周期Tw，直至READY为高。

3.总线空闲周期第2章80x86/Pentium微处理器2.4典型CPU应用系统时钟电路、地址锁存器、总线驱动器、存贮器、I/O接口及基本外围设备CPU完整的微机系统支持芯片2.4.18086/8088支持芯片1.8284时钟发生器是Intel公司为8086/8088系统配套设计的单片时钟发生器向CPU提供——CLK、READY、RESET向外部设备提供——OSC、PCLK信号第2章80x86/Pentium微处理器2.8282/82838位三态输出锁存器

对于地址/数据线复用的芯片，电路设计时应该有将地址与数据分离的手段。OE：输出允许，低电平有效。在系统中，OE接地，保证总是允许输出。STB：输入选通信号,高电平有效。

8282锁存器用于系统中，在ALE的下跳变启动锁存地址码。功能同74LS373①

STB＝1，输出DO7～DO0随输入DI7～DI0而变，起传输作用；②STB由‘1’变到‘0’时，将输入数据锁存。第2章80x86/Pentium微处理器3.8286/8287(反相)8位并行双向总线驱动器功能同74系列的244/245芯片。

1A→B（发送）T=0B→A（接收）1高阻OE=0允许输出T：传输方向控制，输入。OE：允许输出，输入。

增强数据总线的带负载能力；在CPU与访问对象之间做隔离。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院4.8288总线控制器

CPU在最大模式(PIN33=0)时，不能直接提供总线控制信号。

8288总线控制器专门为此而设计。

CPU的S2、S1、S0与8288状态信号连接，译码产生各种总线信号，使多个CPU接在同一组系统总线上。8288的组成：状态译码器；命令信号发生器；控制信号发生器；控制逻辑。典型信号：①正常的MEM/IO读写②超前的MEM/IO写③DEN是高电平有效第2章80x86/Pentium微处理器

8086多CPU系统存贮器/IO读时序补充第2章80x86/Pentium微处理器

8086多CPU系统存贮器/IO写时序

8088多CPU系统存贮器/IO读写时序①仅AD7～AD0复用②无BHE与8086不同之处超前的MEM/IO写信号第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院2.4.28086/8088单CPU（最小模式）系统1.8088单CPU系统8086/8088CPU工作在最小模式时，引脚直接提供总线信号常用方式系统设计时，8088引脚与总线连接关系必须遵循以下原则：（1）MN/MX引脚接高电平；（2）IO/M、RD、WR和INTA引脚直接接在存储器和I/O端口的相应控制线上；（3）地址线、地址/数据线接到锁存器上(CPU的ALE→STB)；（4）数据线有两种接法：①直接接到数据总线上②经数据总线驱动器接到数据总线上（DEN、DT/R）（5）由8284时钟发生器提供CPU的CLK时钟。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院图2-558088单CPU（最小模式）系统结构

注意：RD+IO/M=MEMRMEM读WR+IO/M=MEMWMEM写RD+IO/M=IORIO读WR+IO/M=IOWIO写第2章80x86/Pentium微处理器2.8086单CPU系统8086是真16位CPU，系统设计时，要注意存储器的连接。（1）需两片8286。（2）需两块8位的存储体并成一个16位的存储体，即：奇存储体：奇地址单元组成，用于存储16位数据的高字节。偶存储体：偶地址单元组成，用于存储16位数据的低字节。将1MB的存储体分为两个512KB的存储体。对8086，BHE、A0组合编码与数据总线传送数据的关系为：BHEA0数据传送状态数据传送状态00传送16位D15~D0同时对两个存储体访问01传送高8位D15~D8奇地址访问10传送低8位D7~D0偶地址访问11无操作无存储器操作第2章80x86/Pentium微处理器存储器地址空间分配FFFFEH偶地址存储体512K*8bitA0＝0奇地址存储体512K*8bitBHE＝0FFFFFH00002H00003H00000H00001H地址内容内容地址D7~D0D15~D8A0A19~A1DBABBHED7~D0奇地址存储体CSA18~A0D7~D0偶地址存储体CSA18~A0存储体与总线的连接依据CPU的设计作如下连接：①CPU地址中A19-A1作奇偶存储块的片内寻址（A19-A1→A18-A0

）。②

A0作偶地址存储体片选信号：A0=0选中偶；A0=1不选中偶。③

BHE作奇地址存储体片选信号：BHE=0选中奇；BHE=1不选中奇。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院图2-568086单CPU（最小模式）系统结构

注意：RD+IO/M=MEMRMEM读WR+IO/M=MEMWMEM写RD+IO/M=IORIO读WR+IO/M=IOWIO写第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院2.4.38086/8088多CPU（最大模式）系统在一个系统中存在两个或两个以上的处理器作为一个多CPU系统，应该要处理好以下几方面问题：（1）多处理器并行处理时，各处理器之间同步；（2）各处理器任务协调，并保证协调操作；（3）多处理器系统共用设备的共享和分配；（4）系统总线使用权的占用问题。以PC为例：（1）8088、8087（协处理器）、8089（I/O处理器）不是并行操作，而是8088主处理器控制下的协调操作。（2）两个处理器不可能同时访问系统总线，只有主处理器同意后才可能。（3）主、协处理器之间采用异步通信方式交换数据。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院1.以8088为核心构成的多CPU系统8086/8088工作在最大模式时，系统总线信号由8288提供系统设计时：（1）MN/MX引脚接低电平；（2）8088必须通过总线控制器8288提供总线控制信号。采用8288：

（1）产生系统总线控制信号；

MRDC、MWTC、IORC、IOWC（MEM/IO读写）、INTA、ALE、DEN、DT/R（中断应答/地址锁存等）（2）提供慢速存储器读/写控制信号AMWC和AIOWC；（3）产生简单/级联中断控制信号MCE/PDEN等；（4）可使总线浮空，允许DMA操作。第2章80x86/Pentium微处理器

南京航空航天大学电子信息工程学院图2-578088多CPU模式系统结构第2章80x86/Pentium微处理器2.以8086为核心构成的多CPU系统第2章80x86/Pentium微处理器2.5CPU的工作模式

80x86/PentiumCPU共有多种工作模式：

8086/8088工作于实地址模式；

80286工作于实地址模式、保护模式；

80386~80486可工作于实地址模式、保护模式和虚拟8086模式；

Pentium及其以上的CPU可以工作在全部4种模式下。实地址模式、保护模式、虚拟8086模式和系统管理模式。2.5.1实地址模式（最基本的工作方式）实地址模式：将8086/8088的工作模式称为实地址模式。在实地址模式下——任何CPU地址线中只有低20位起作用，即：能寻址的物理存储空间为1MB。存储器的管理方式与8086/8088CPU存储器的管理方式相同。系统复位时，进入实地址模式。

南京航空航天大学电子信息工程学院第2章80x86/Pentium微处理器2.5.2保护模式保护模式：一种建立在虚拟存储器和保护机制基础上的工作模式.在保护模式下——

可最大限度地发挥CPU的存储管理功能：

80286可直接寻址224=16MB，可使用1024MB(1GB)虚拟内存；

80386及以上CPU可直接寻址232=4GB，可使用64TB虚拟内存；为多用户多任务的保护机制提供硬件支持：任务之间完全隔离（给每个任务分配不同的虚拟地址空间）；任务内部的保护机制（保护操作系统存储空间及特别的寄存器，使其不被其他应用程序破坏）。通过设立0～3级4个特权级，实现应用程序之间、应用程序与操作系统之间的隔离：0级（最高），分配给操作系统内核；

1级，操作系统的系统服务程序；

2级，应用系统服务程序；

3级（最低），分配给应用程序。保护模式与实地址模式之间可以相互切换存储暂不执行的程序和数据第2章80x86/Pentium微处理器

局部地址空间：指每个任务各自占有的虚拟地址空间。

局部地址空间内的代码和数据是任务私有的，需要和系统中的其他任务相隔离。全局地址空间：各任务共用的一部分虚拟地址空间。操作系统存储在全局地址空间中。全局地址空间可以被所有任务共享，而且任务对全局地址空间的访问不会破坏其内容。

保护模式下的虚拟地址空间被分为全局地址空间和局部地址空间

南京航空航天大学电子信息工程学院2.5.3虚拟8086模式（一种特殊的保护模式）

虚拟8086模式：CPU工作在保护模式，但对逻辑地址的解释是按照8086/8088的方式。在虚拟8086模式，CPU不仅可以执行8086/8088的程序，而且支持多个8086/8088实模式程序的运行，其实质是为运行于32位微处理器上的8086程序提供独立的虚拟机。第2章80x86/Pentium微处理器