微机原理-第五章-存储器

第五章存储器主要内容一、存储器的主要性能指标二、存储器的分类三、内存的基本组成四、存储系统的层次结构五、SRAM和DRAM六、存储器的接口设计七、cache八、虚拟存储器一、存储器的主要性能指标

存储器性能指标主要有五项： 容量、速度、功耗、可靠性、集成度。1、存储器容量2、存取速度3、功耗4、可靠性5、集成度1、存储器容量

存储器容量:通常计算机编址单元是字节/字二个字节定义成一个字），存储器的容量是指一个存储器中单元总数，用字数或字节数表示。也可以用二进制位（bit）来表示。 如64K字=64K×16位，

512KB（B表示字节）=512K×8位。 外存为了表示更大的容量，采用MB、GB、TB等。 其中:

1KB=210B，1MB=220B，1GB=230B，1TB=240B2、存取速度

存取速度：存储器的存取速度:

是指访问（读/写）一次存储器所需要的时间。常用存储器的存取时间(MemoryAccessTime)

和存储周期表示，MOS工艺的存储器存取周期数为数十--数百nS，

双极型RAM存取周期最快可达10nS以下， 一般存储周期略大于存取时间， 其差别取决于主存的物理实现细节。

3.功耗维持功耗操作功耗

4.可靠性指存储器对电磁场及温度等变化的抗干挠能力

5.集成度指单位毫米芯片上集成的存储电路数二、存储器分类

1．按用途分类2．按存储器存取方式不同3.按适用的机器类型1．按用途分类按存储器用途可以分为主存储器和辅助存储器。⑴主存储器（MainMemory） 主存又称内存，用来存放计算机正在执行的或经常使用的程序和数据。CPU可以直接对它进行访问，一般是由半导体存储器构成，通常装在主板上，存取速度快，但容量有限，其大小受地址总线位数的限制。 如在8086系统中， 有20条地址总线，CPU可以寻址内存1MB空间， 用来存放系统软件及当前运行的应用软件。⑵辅助存储器（ExternalMemory）辅助存储器又称外存，是主存的后援，一般不安装在主机板上，属计算机的外部设备。辅存是为弥补内存容量的不足而配置的，用来存放不经常使用的程序和数据，需要时成批调入主存供CPU使用，CPU不能直接访问它。最广泛使用的外存是磁盘、光盘等。辅存容量大，成本低，所存储信息既可以修改也可以长期保存，但存取速度慢。外存需要配置专门的驱动设备才能完成对它的访问，如硬盘、软盘驱动器等。计算机工作时存储器工作情况：一般由内存ROM中引导程序启动系统， 从外存储器读取系统程序和应用程序，送到内存RAM中；程序运行时中间结果放在RAM中，程序运行结束时将结果存入外存。2．按存储器存取方式不同

对内、外存储器进行进一步分类： ⑴外存储器分类 ⑵内存储器按使用属性分类外存储器信息存取方式特点例如顺序存取存储器SAM以文件或数据形式按顺序存取磁带不同地址读/写需时间不同。容量大,价格低存取速度慢。直接存取存储器DAM先指向一个小区（如一个磁道），在小区内顺序检索存取信息时间与地址有关磁盘⑴、外存储器分类

①顺序存取存储器SAM（SequentialAccessMemory）②直接存取存储器DAM（DirectAccessMemory）⑵、内存储器按使用属性分类

内存储器种类繁多，按使用属性分为:①

随机存取存储器RAM（RandomAccessMemory）②只读存储器ROM（ReadOnlyMemory）

随机存取存储器RAM

（RandomAccessMemory）

SRAM静态RAM(StaticRAM)

DRAM动态RAM（DynamicRAM）IRAM组合RAM

NVRAM非易失性随机读写存储器随机存取存储器RAM

（RandomAccessMemory）随机存取存储器RAM（RandomAccessMemory）：RAM也称读写存储器，对该存储器内部的任何一个存储单元，既可以读出（取），也可以写入（存）；

存取用的时间与存储单元所在的物理地址无关；主要用作主存，也可作为高速缓存使用；

通常说的内存容量均指RAM容量。一般RAM芯片掉电时信息将丢失，目前有内带电池芯片，掉电后信息不丢失的RAM，称为非易失性RAM（NVRAM）。微机中大量使用MOS型（按制造工艺分成MOS型和双极型）RAM芯片。按集成电路内部结构不同，RAM又可以分为静态RAM和动态RAM。随机存取存储器RAM分类表内存特点用途用作主存高速缓存RAM细分SRAM静态RAMDRAM动态RAM信息存取方式掉电时信息丢失，存取时间与物理地址无关集成度低，结构复杂，功耗大，不需刷新，速度非常快，读（取）/写入（存）（六个MOS管组成1位）读/写（一个晶体管、电容组成1位）信息10-3或10-6mS后自动消失必须周期性地刷新，集成度高，成本低，功耗低，必须外加刷新电路。PC机标准存储器IRAM组合RAM读/写，刷新逻辑电路和DRAM集成在一起，动态RAM集成度，又不要刷新。标准存储器读/写，由静态RAM和E2PROM共同构成。用于掉电保护及存放重要信息。正常情况如同静态RAM，掉电及电源故障瞬间信息保存在E2PROM中。NVRAM非易失性随机读写存储器DRAMFPDRAM：又叫快页内存EDODRAM：EDORAM――ExtendedDateOutRAM——外扩充数据模式存储器SDRAM（同步DRAM)SIMM是Single-InLineMemoryModule的简写，即单边接触内存模组,72线DIMM是DualIn-LineMemoryModule的简写，即双边接触内存模组，168线DDR-SDRAM：DDRSDRAM（DoubleDataRateDRAM）或称之为SDRAMⅡRambusDRAM：数据宽度16bit，频率400MHzSLDRAM(SyncLinkDRAM,同步链接内存）VirtualChannelDRAM：VirtualChannel“虚拟信道”只读存储器ROM

（ReadOnlyMemory）

只读存储器ROM：

ROM中存储器的信息是在使用之前或制作时写入的，作为一种固定存储；运行时只能随机读出，不能写入；电源关断，信息不会丢失，属于非易失性存储器件；常用来存放不需要改变的信息。 如操作系统的程序（BIOS）或用户固化的程序。ROM按集成电路内部结构不同可分为五种：

掩膜编程ROM（MaskprogrammedROM）

PROM可编程ROM(ProgramableROM)

EPROM光可擦除PROM（ErasableProgramableROM）

E2PROM电可擦除PROM（ElectricallyErasablePROM）

FlashMemory快速电擦写存储器ROM掩膜ROM内容只能读出，不能改变.半导体厂家用掩膜技术写入程序成本低，适用于批量生产不适用研究工作PROM可编程ROM内容只能读出，不能改变.用户使用特殊方法进行编程，只能写一次，一次编程不能修改。适用于批量生产不适用研究工作EPROM光可擦除PROM固化程序用紫外线光照5～15分钟擦除，擦除后可以重新固化新的程序和数据。用户可以对芯片进行多次编程和擦除。适用于研究工作不适用于批量生产。E2PROM电可擦除PROM实现全片和字节擦写改写，作为非易失性RAM使用。集成度和速度不及EPROM，价格高，擦写在原系统中在线进行。FlashMemory快速电擦写存储器可以整体电擦除（时间1S）和按字节重新高速编程。CMOS低功耗；编程快（每个字节编程100μs整个芯片0.5s）；擦写次数多（通常可达到10万）与E2PROM比较：容量大、价格低、可靠性高等优势。用于PC机内装操作系统和系统不能丢失初始功能的专门领域。需要周期性地修改被存储的数据表的场合。内存细分信息存取方式特点用途只读存储器ROM分类按适用的机器类型台式机：速度、容量笔记本：散热服务器：稳定手持设备：体积……三、内存的基本组成

内存是一种接收、保存和取出信息（程序、数据、文件）的设备；一种具有记忆功能的部件；是计算机的重要组成部分，是CPU最重要的系统资源之一。

CPU与内存的关系如下图所示。DSESSSCSIPPSW标志寄存器执行部件控制电路指令译码器4321数据暂存器AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组指令队列地址总线AB数据总线DB总线接口控制电路控制总线CB运算器地址加法器地址译码器、、、指令1指令2指令3指令4、、、数据1数据29AH、、、指令MOVAL,[BX]包含一个从存储器读操作存储器CPU存储器的结构存储器地址线位数n，存储单元数为N，他们之间的关系为N=2n。地址译码驱动读写放大电路...存储体时序控制线路n位地址总线控制信号线X位数据总线

地址译码驱动电路

地址译码驱动电路:用来对地址码进行译码，带有一定驱动能力，作为地址单元选择线。四、存储系统的层次结构

1．程序的局部性原理：P171 时间局部性空间局部性2．多级存储系统的组成三级层次的存储器结构存储系统的层次结构外存ExternalMemory主存MainMemory高速缓存Cache存储系统的层次结构速度容量寄存器五、SRAM和DRAM一、静态随机存取存储器（SRAM）构成器件：双极型—快速稳定，集成度低，工艺复 杂。MOS—速度较双极型低，比DRAM快。特点：存取周期快（双极型10nS,MOS 几十-几百nS），不需刷新，外电 路简单，基本单元晶体管数目较 多，适于小容量。⑴六管基本存储器T1T2—双稳态触发器 T3T4—负载管T5T6—控制管特点：非破坏性读出，双稳态保持稳态不用刷新。⑶SRAM结构框图：①地址译码器—采用双译码②存储矩阵—可选用位结构矩阵或字结构矩阵③控制逻辑和三态数据缓冲器—通过读/写端和CS片选端控制由I/O电路对存储器单元输入/输出信号。SRAM芯片1KX8bit结构，10根地 址线，8根数据线WE、OE读/写允许线CE片选端SRAMA0—A9WECED0—D7OE二、动态RAM（DRAM）基本单元：有4管、3管及单管⑴单管动态RAM基本存储单元原理：通过电容C存储信息缺点：漏电和破坏性读出改进：加刷新放大器，速度几百次/秒改进动态RAM特点：①读写操作二次打入先输RAS，后CAS②刷新操作只输入RAS③刷新周期不能进行读写操作⑵DRAM的刷新电容C上高电平保持时间：约2mS刷新时间间隔：2mSDRAM内刷新：矩阵内一行行地进行，刷新一行的时间为刷新周期。刷新控制：由读写控制电路系统地完成DRAM刷新

注：读写过程也有刷新功能，但是随机的，不保证所有RAM单元都能经读写刷新。刷新控制器(图6-5)；协调完成前述DRAM特点中三项。 构成：⊿地址多路器 ⊿刷新地址计数器 ⊿刷新定时器 ⊿仲裁电路 ⊿定时发生器⊿刷新定时器定时发出刷新请求

CPU发出读/写申请⊿定时发生器按刷新或读写要求提供RAS、CAS和WE给DRAM芯片。⊿地址多路器①CPU地址转换为行地址，列地址分两次送入DRAM芯片，实现两次打入。先RAS，后CAS②刷新地址计数器产生行扫地址，由RAS打入，无列扫地址。仲裁电路对优先权仲裁。注意在刷新周期不接受CPU的申请。六、存储器芯片的接口设计

了解各种常用存储器芯片接口特性是用户设计微机存储器系统的基础，存储器芯片的接口特性: 实质上就是了解它与CPU总线相关的信号线的功能及工作时序,以便实现存储器芯片上信号线与CPU三大总线的连接，构成微机的存储器系统。因此本节分二个层次介绍存储器芯片：1、介绍存储器与CPU总线相关的信号线2、存储器芯片与CPU的连接方式。1、存储器

与CPU总线相关的信号线

存储器件与CPU相关信号线一般包括三种：（1）、地址线（入）（2）、数据线（入／出）（3）、控制线（入）（1）、地址线An~A0

存储器芯片的存储单元数取决于地址线的位数。

地址线An

~A0

An为最高位（MSB），A0是最低有效位（LSB）， 下标n总比地址引脚数少1。 对于1KB的存储器有10条地址引脚（A9

~

A0）， 用来选择1024个存储单元； 具有11条地址总线的芯片（A10

~A0），就有2048个存储单元供使用， 而对于8088CPUPC机，具有20位（A19

~

A0）地址总线，直接进行选择存储单元可以达1MB。

一般存储器件信息是以二进制0或1形式存取。（2）、数据线（入／出）数据线（O7

~O0或I／O7

~

I／O0） ROM芯片有一组可以进行输出的数据总线（O7

~O0） RAM芯片有一组可以进行输入／输出的数据总线 （I／O7

~

I／O0）其中：O7或I／O7为最高位MSB； O0或I／O0为最低位LSB。 用于存（写）／取（读）数据。 数据总线8位意味着一个存储单元存放8位（1个字节）数据， 当然还有32位、16位、4位．1位等总线宽度的存储器芯片。（3）、控制线（入）控制线随着芯片不同而不同： ①ROM控制线 ②SRAM控制线

①ROM控制线ROM芯片提供两个控制输入信号：

芯片允许，输出允许。

＝1使该芯片处于低功耗备用模式； ＝0该芯片被选中，使O7~

O0处于允许状态；=1输出被禁止,O7~

O0处于高阻； =0允许O7~

O0正常输出。由此可见，使ROM能有效地操作必须使==0。②SRAM控制线静态RAM(SRAM)提供三个控制输入信号:

芯片允许输出允许写允许无论对SRAM进行读或写数据时，必须使=0。向SRAM写数据时，=0、=0、=1，将I/O7

~I/O0配置为输入，实现存储器写操作。从SRAM读出数据时，=1、=0、=0，I／O7

~I／O0为非高阻态，实现对存储器读操作。注意:＝＝0不能存在。

＝＝1数据线处于高阻抗状态， 即不能读/不能写。(3).DRAM存储器动态RAM(DRAM)以电荷形式存储信息的器件。以INTEL2164为例2164为64K×116根地址分为两组 RAS（行地址有效）时，A0—A7有效CAS（列地址有效）时，A8—A15有效DIN为数据输入，DOUT为数据输出2164内部有4个128×128的存贮矩阵DRAM必须在2ms内对所有内存单元刷新RAS作为刷新的选通信号刷新时按行进行，且数据线不起作用2164A0—A15DINDOUTWERASCAS芯片地址线与CPU的低地址总线相连，以确定存储器片内地址，剩下CPU的高位地址通过地址译码产生片选控制信号。存储器芯片的选择原则确定好电路结构以后，存储器芯片的选择应尽量选用容量相同的芯片存储器芯片连接原则2、存储器芯片与CPU的连接设计步骤(1)根据设计需求，确定存储器的选型和数量存储器的存取速度与CPU时序之间的配合存储器的电平信号与CPU的电平配合容量大小的计算(2)根据地址的要求，设计地址线的连接方式芯片地址线与CPU的低地址总线相连，以确定存储器片内地址，剩下CPU的高位地址通过地址译码产生片选控制信号。（3）设计存储器数据线的连接方式 数据线连接 驱动电路设计（4）设计控制线的连接方式 片选信号 读/写信号8086的引脚GNDAD14AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DEN(S0)INTA(QS1)12403938373433323130292827262524232221RESETREADYTESTALE(QS0)DT/R(S1)3635AD1141718192015163AD13…….…….设计需求设计一个2Kx8位的存储器，与8088CPU相连。分别使用： 读写存储器RAM2114芯片（1K4位/片）6116芯片（2K8位/片）

1.读写存储器RAM（2114芯片）①2114的引脚和逻辑符号如下图示：

A0~A9I/O1~I/O42114写允许WE片选CS2114与8088CPU的连接

要求利用2114组成容量为2K8的存储器1容量设计：2114数据线位数为4位,8088CPU数据总线是8位的，2K容量的存储器用4片2114实现。2地址线需要10位,即A0～A9。 因为2114存储单元数为1K(210=1024)单元3数据线2片2114做为一组，构成8位，连接到数据线4控制线 片选信号：CS 读/写信号:WE

2114与CPU的连接A0

A9A0

A9A0

A9A0

A9A0

A9CSCSCSCSWEWEWEWED3D0D7D4D7D4D3D02114211421142114D7D0CPUA19

A10IO/M1K1KWRDBABCB片选译码•

••••地址总线数据总线控制总线2.读写存储器RAM（

6116芯片）A10~A0I/O0~I/O76116写使能WE输出使能OE片选CS6116存储芯片为2K8位引脚图如下要求利用6116组成容量为2K8的存储器6116与8088CPU的连接

要求利用6116组成容量为2K8的存储器，该存储器的地址是A0000h-A07FFh1容量设计：6116数据线位数为8位,8088CPU数据总线是8位的，2K容量的存储器用1片6116即可实现。2地址线需要11位,即A0～A10。。因为6116存储单元数为2K(211=2048)单元3数据线8位I/O引脚可连接到数据线4控制线 片选信号：CS 读/写信号:WE 输出使能信号:OE

CPU6116与CPU的连接D7~D0A19~A0WRRDM/IO6116CSD7

~D0A10~A0CPUD7~D06116与CPU的连接A10~A06116WEOECSD7

~D0A10~A0WRRDM/IO11片选译码A19~A11问题：总线驱动能力不够

数据总线驱动器

74LS245

（8位双向三态总线驱动器）

引脚图真值表存储器写=0,则=1,DIR=1,A→B存储器读=1,即=0,DIR=0,B→A6116与74LS245的连接74LS245ADIRGB存储器写DIR=1,A→B存储器读DIR=0,B→ACPUD7~D0A10~A06116WEOECSD7

~D0A10~A0WRRDM/IO11片选译码A19~A1174LS245ADIRGB存储器写DIR=1,A→B存储器读DIR=0,B→A6116与74LS245的连接CPUD7~D0A10~A06116WEOECSD7

~D0A10~A0WRRDM/IO11片选译码A19~A11问题：如何让该存储芯片的地址范围在A0000h-A07FFh之间要求存储地址为：A0000～A07FFH1010000000000000000010100000011111111111A19~A11A10~A0片选信号－－译码常用的译码器有以下三种

与非门译码器3－8译码器（74LS138）PLD可编程译码器与非门&74LS308个输入端1个输出端要使得输出端为0，必须全部的输入端都为1任何一个输入端为0,则输出为174LS245ADIRGBCPUD7~D0A10~A06116WEOECSD7

~D0A10~A0WRRDM/IO11片选译码A19~A11与非门的译码电路&74LS3074LS245ADIRGB与非门的译码电路CPUD7~D0A10~A06116WEOECSD7

~D0A10~A0WRRDM/IO11&74LS301A19A18A16A17A15A13A14A12101000000A11作业用6116芯片，设计一个4K*16bit的存储器，连接到8086CPU.要求地址范围从B1000h开始。设计需求设计一个16Kx8位的只读存储器，与8088CPU相连。

只读存储器ROM 以EPROM2716(2K8)。

只读存储器ROM（2716）

2716存储芯片为2K8位其引脚图如下:2716A10~A0D7~D0OECE/PGMVCC=5V

VPP{使用5V编程+25V2716与8088CPU的连接

要求利用2716组成容量为16K8的存储器1容量设计：2716数据线位数为8位,8088CPU数据总线是8位的，2K容量的存储器用8片2716即可实现。2地址线需要11位,即A0～A10。。因为2716存储单元数为2K(211=2048)单元3数据线8位I/O引脚可连接到数据线4控制线 片选/编程信号:CE/PGM 输出使能信号:OE

3－8译码器（74LS138）使能输入选择输入G1G2AG2BCBAY0~Y7输出100000Y0=0其余为1100001Y1=0其余为1100010Y2=0其余为1100011Y3=0其余为1100100Y4=0其余为1100101Y5=0其余为1100110Y6=0其余为1100111Y7=0其余为1Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA0800~0FFFH3800~3FFFH0000~07FFH用74LS138全译码实现真值表000000000011111111110000000000111111111100000000001111111111A12A11A1300 000 00100111输出A10A9~A0地址范围只Y0=0只Y1=0只Y7=001010100A15A14A12A11A13A14IO/MA1574LS138G1G2AG2BCBAY0Y1Y2Y3Y4Y5Y6Y70000~07FFH0800~0FFFH1000~17FFH1800~1FFFH2000~27FFH2800~0FFFH3000~37FFH3800~3FFFH存储器地址：FC000~FC7FFHFC800~FCFFFH …FF800~FFFFFH111111y0y7七高速缓冲存储器（Cache）七高速缓冲存储器（Cache）

用Cache来解决CPU与内存之间的速度差。

CPU-Cache-DRAM-外存

Cache工作原理：程序访问在时空上的局部性。

Cache设计思想：把经常访问的代码和数据保存到SRAM组成的高速缓冲存储器中，把不常访问的代码和数据保存到大容量DRAM中，使得存储器系统的价格降低，而访存时间接近零等待。多层次存储器结构如图Cache的工作原理Cache对CPU而言是透明的，CPU送出的仍是主存地址Cache的容量远远小于主存，只有很小一部分主存的内容保存在cache中。需要判断需要访问的内存数据是否在cache中。检索成功，则将内存地址转换为cache地址，到cache中取得数据；否则还需访问主存，并将访问的数据块及附近的内容送到cache中。地址变换Cache的替换算法Cache与主存保持一致

Cache的命中和命中率：CPU访存的内容正好在Cache中就称为命中。命中的几率即命中率。主存和Cache比例与命中率关系：一般主存和Cache比例为1M：4K时命中率为90%。主存（MB） 8 16 32 64 128 Cache(KB) 32 64 128 256 512

Cache的数据更新方式：①通写式②回写式主存与Cache地址映象的3种基本结构：①全相联Cache②直接映象Cache③组相联Cache全相联映射主存大小：2nCache大小：2mPage大小：2p

例：p=10,m=12,n=14则：Page大小为1kCache大小为4k主存大小为16k全相联映射1（页）23456789101112131415161（页）234主存(16k)Cache(4k)注：此处为表示方便，将地址