集成寄存器和移位寄存器

6.4集成寄存器和移位寄存器寄存器与移位寄存器均是数字系统中常见的主要部件，寄存器用来存入二进制数码或信息，移位寄存器除具寄存器的功能外，还可将数码移位。6.4.1寄存器

1.寄存器寄存器是存放二进制数码，就必须有记忆单元即触发器，每个触发器能存放一位二进制码，存放N位数码，就应具有N个触发器。寄存器为了保证正常存数，还必须有适当的门电路组成控制电路。图6–41四位锁存器的逻辑图寄存器接收数码或信息的方式有两种：单拍式和双拍式。双拍式。第一拍，在接收数据前，先用复零负脉冲使所有触发器恢复至“0”态。第二拍，在接受指令端加入接受指令(正脉冲)。将每一个与非门打开，把输入端数据写入相应的触发器中。单拍式。接受命令将全部与非门打开，如输入数据是1，则使Sd=0、Rd=1,触发器无论原来是何态，均将触发器置“1”，即将数据“1”写入触发器。如输入数据是“0”，则使Sd=1，Rd=0,触发器置“0”，将数据写入触发器。利用Rd,Sd端，而将输入激励端作为它用，图6-43即是采用Rd,Sd寄存数据的电路。其中，图(a)是双拍式，图(b)是单拍式。图6–43利用Rd,Sd组成寄存器2.基本寄存器通常所说的寄存器均为基本寄存器。图6-42是中规模集成四位寄存器74LS175的逻辑图，其功能表如表6-21所示。图6–4274LS175表6–21功能表

当时钟脉冲CP为上升沿时，数码D0~D3可并行输入到寄存器中去，因此是单拍式。四位数码Q0~Q3并行输出，故该寄存器又可称为并行输入、并行输出寄存器。Cr为0，则四位数码寄存器异步清零。CP为0，Cr为1，寄存器保存数码不变。若要扩大寄存器位数，可将多片器件进行级联。6.4.2移位寄存器

移位寄存器的设计比较容易，因为它的状态要受移位功能的限制。如原态为010，当它右移时，其次态只有两种可能，当移进1时，则次态为101；如移进0，则次态为001。不可能有其它的次态出现，否则就失去移位功能。以3位右移为例，输入信号用ＳR表示。则状态迁移可用方程表示如下：

用D触发器组成时，由于Qn+1=D，故D0=SR，D1=Qn0,D2=Qn1，按此方程连接电路如图6-44(a)所示。如用JK触发器实现，由于其特征方程为，故将移位方程作如下变化图6–44三位右移寄存器(a)D触发器实现；(b)JK触发器实现如要组成左移如要组成左移则图6–45三位左移寄存器(a)

D触发器实现；(b)

JK触发器实现

将左、右移三位寄存器结合在一起，加上控制信号X，就可组成双向移位寄存器，X=1左移，X=0右移。以D触发器为例，其激励函数为图6–46三位双向移位寄存器6.4.3集成移位寄存器功能分析及其应用1.典型移位寄存器介绍74LS194是一种典型的中规模集成移位寄存器。它是由4个RS触发器和一些门电路所构成的4位双向移位寄存器。其逻辑图及符号图如图6-47所示，功能表如表6-22所示。图6–4774LS194四位双向通用移位寄存器(a)逻辑电路图；(b)惯用符号；(c)新标准符号表6–2274LS194功能表

2.移位寄存器的应用

(1)在数据传送体系转换中的应用。数字系统中的数据传送体系有两种，具体介绍如下：串行传送体系。每一节拍只传送一位信息，N位数据需N个节拍才能传送出去。并行传送体系。一个节拍同时传送N位数据。在数字系统中，两种传送系统均存在，如计算机主机对信息的处理和加工是并行传送数据的，而信息的传播是串行传送数据的，因此存在两种数据传送体系的转换。①串行转换为并行。图6–48串行转换为并行示意图②并行转换为串行。图6–49并行转换为串行示意图

例12

用74LS194组成七位串行输入转换为并行输出的电路。解转换电路如图6-50所示，其转换过程的状态变化如表6-23所示。图6–50七位串入→并行输出转换电路表6-23七位串入—并出状态表

例13

用74LS194组成七位并入转换为串出。

解图6-51是转换电路，其转换过程的状态变化如表6-24所示。图6–51七位并入—串出转换电路表6-24七位并入—串出状态表(2)组成移位型计数器。图6–52移位型计数器一般结构图6–53移位寄存器的全状态图三位移位寄存器全状态图；(b)四位移位寄存器全状态图

例14

设计模10移位型计数器。

解模10计数器需4级触发器，所以从图6-53的四位移位寄存器全状态图上选循环周期为10的状态迁移序列。当然会有多种不同的选取组合，从中任选一种即可。我们选如下序列：0→8→4→10→13→14→15→7→3→1其余不用的状态可作为无关项处理，为了保证具有自启动能力，将其引入有效循环如图6-54所示。实现器件可以用触发器和门电路实现；也可选取中规模集成电路实现。图6–54例14状态迁移图表6-25状态迁移关系图6–55例14移位型十进制计数器

移位型计数器中有两种常用计数器，即环型计数器和扭环型计数器。环型计数器具有如下特点：其进位模数与移位寄存器触发器数相等；结构上其反馈函数F(Q1Q2…Qn)=Qn，图6-56是用74LS194构成的四位环型计数器及其状态迁移图。如起始态为Q0Q1Q2Q3=1000，其状态迁移为1000→0100→0010→0001，但存在无效循环和死态(如0和15)，即无自启动能力。图6–56四位环型计数器

由于我们选定环型计数器每个状态只有一个“1”(或选定每个状态只有一个“0”)，故无需译码即可直接用于顺序脉冲发生器。但环型计数器状态利用率低，16个状态仅利用了4个状态。

扭环型计数器(又称为约翰逊计数器)。其特点是：进位模为移位寄存器触发器级数n的2倍，即为2n；电路结构上反馈函数F(Q1Q2…:Qn)=Qn。图6-57是用74LS194构成的扭环形计数器，由于存在一个无效循环，故无自启动能力。图6–57四位扭环型计数器

扭环形计数器可以获得偶数计数器(或称为偶数分频器)，如要获得奇数分频器，其反馈函数由相邻两触发器组成，即F=QmQm+1。其规律如下：以右移为例，F=Q0Q1得三分频电路；F=Q1Q2得五分频电路；F=Q2Q3

得七分频电路。如要得九分频以上的电路，则应将多片四位74LS194扩展为八位，举例如下。

例1574LS194电路如图6-58所示，列出该电路的状态迁移关系，并指出其功能。解状态迁移关系如表6-26所示，由所得状态迁移关系，可看出是七个状态一循环，故为7分频电路，即fo=1/7fCP。其波形图如图6-59所示。图6-58例15电路图表6–26状态迁移关系图6–59例15波形图图6–60三种奇数分频电路*6.5序列信号发生器

序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用移位寄存器或计数器构成。序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：

(1)最大循环长度序列码，M=2n。

(2)最长线性序列码(m序列码)，M=2n-1。

(3)任意循环长度序列码，M<2n。6.5.1序列信号发生器的设计1.反馈移位型序列信号发生器图6–61反馈移位型序列信号发生器框图

其设计按以下步骤进行：

(1)根据给定序列信号的循环长度M，确定移存器位数n,2n-1<M≤2n。

(2)确定移位寄存器的M个独立状态。将给定的序列码按照移位规律每n位一组，划分为M个状态。若M个状态中出现重复现象，则应增加移存器位数。用n+1位再重复上述过程，直到划分为M个独立状态为止。

(3)根据M个不同状态列出移存器的状态表和反馈函数表，求出反馈函数F的表达式。

(4)检查自启动性能。

(5)画逻辑图。

例16

设计一个00011101序列发生器。解

(1)确定移存器的位数n。因M=8，故n≥3，选定为三位，用74LS194的三位。

(2)确定移存器的八个独立状态。将序列码00011101按照每三位一组，划分为八个状态，其迁移关系如下所示：(3)作出反馈函数表，如表6-27所示，由迁移关系可看出移存器只进行左移操作，因此S1=1,S0=0。将F(SL)的卡诺图填入图6-62(a)中，选用四选一实现F(SL)函数，其逻辑图如图6-62(b)所示。表6–27反馈函数表图6–6200011101序列信号发生器

例17

设计一个产生100111序列的反馈移位型序列信号发生器。解

(1)确定移存器位数n。因M=6，故n≥3。

(2)确定移存器的六个独立状态。将序列码100111按照移位规律每三位一组，划分六个状态为100、001、011、111、111、110。其中状态111重复出现，故取n=4，并重新划分六个独立状态为1001、0011、0111、1111、1110、1100。因此确定n=4，用一片74LS194即可。(3)反馈激励函数表，求反馈函数F的表达式。根据每一状态所需要的移位输入即反馈输入信号，列出反馈函数表如表6-28所示。从表中可见，移存器只需进行左移操作，因此反馈函数F=SL。表6-28也表明了组合反馈网络的输出和输入之间的函数关系，因此可填出F的卡诺图如图6-63(a)所示，并求得表6–28例17反馈函数表(4)检查自启动性能。图6–63例17F的卡诺图和移存器的全状态图图6–64修正后的全状态图和F的卡诺图图6–65例17逻辑电路图2.计数型序列码发生器图6–66计数型序列码发生器结构框图

例18

设计1101000101序列信号发生器。解由于给定序列长度P=10，故先用74LS161设计一个模10的计数器，我们利用74LS161的预置端LD，用后10个状态，即0110~1111。令该10个状态中每一个状态的输出符合给定序列的要求，列出其真值表如表6-29所示，对应的输出卡诺图如图6-67(a)所示。采用八选一数据选择器实现，电路如图6-67(b)所示。表6–29真值表图6–67例18设计过程及逻辑图

例19

设计一个能同时产生两组代码的信号发生器，这两组代码分别是：F1=110101和F2=010110。

解首先用74LS194设计一个具有自校正的模6扭环型计数器如图6-68(a)所示，并画出输出序列卡诺图如图6-68(b)所示。然后用一片3-8译码器和与非门实现输出组合逻辑。最后画出逻辑图如图6-68(c)所示。图6–68例19的设计过程及逻辑图6.5.2m序列码发生器m序列码也称伪随机序列码，其主要特点是：

(1)每个周期中，“1”码出现2n-1次，“0”码出现2n-1-1次，即0、