第06章 组合电路

1数字集成电路-电路、系统与设计组合逻辑电路设计2组合电路vs.时序电路组合时序Output=f(In)Output=f(In,PreviousIn)3静态CMOS电路任何时刻(除了开关瞬间)，电路的输出通过一个较低的电阻连接到

VDD

or

Vss

输出的逻辑电平为1或0

（忽略瞬态效应）所谓动态逻辑电路，其逻辑值取决于在高阻输出端电容和节点上所存储的电压信号值。4静态互补CMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPMOSNMOS图6.2PUN（上拉网络）和PDN（下拉网络）组成的互补逻辑门……5NMOS晶体管的串联和并联晶体管可以看做是由栅电压控制的开关当输入为高电平时，NMOS开关闭合XYABY=XifAandBXYABY=XifAORB图6.4NMOS管的逻辑规则，串联实现与，并联实现或6PMOS晶体管的串联和并联XYABY=XifA

ANDB

=A+BXYABY=XifA

ORB

=AB图6.4PMOS管的逻辑规则，串联实现或非，并联实现与非当输入为低电平时，PMOS开关闭合7阈值电压下降VDDVDD

0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGS图6.3利用ＮＭＯＳ和PMOS开关上拉一个节点8互补CMOS逻辑9例子:NAND图6.510例子:NOR11复合CMOS门OUT=D+A•(B+C)DABCDABC图6.612设计复杂的复合门图6.613版图设计标准单元版图产生需要的逻辑可以被综合高度一致,宽度可变数据通路单元版图用过规范的，结构已定的设计包含了单元和布线固定高度和宽度14标准单元版图结构–1980s信号布线通道VDDGND15标准单元版图结构–1990sM2没有布线通道VDDGNDM3VDDGNDMirroredCellMirroredCell16标准版图单元CellboundaryNWell单元高度12金属线宽每个金属线宽.3+32Rails~10

InOutVDDGND17标准版图单元InOutVDDGNDInOutVDDGNDWithsilicided

diffusionWithminimal

diffusion

routing18标准版图单元AOutVDDGNDB2-输入NAND门19棒图不包含尺寸信息只表示晶体管的相对位置InOutVDDGNDInverterAOutVDDGNDBNAND220棒图CABX=C•(A+B)BACijjVDDXXiGNDABCPUNPDNABC逻辑图21两种不同的C•(A+B)XCABABCXVDDGNDVDDGND22OAI22逻辑图CABX=(A+B)•(C+D)BADVDDXXGNDABCPUNPDNCDDABCD23例子:x=ab+cdGNDxabcdVDDxGNDxabcdVDDx(a)逻辑图(ab+cd)(b)欧拉通路{abcd}acdxVDDGND(c)棒图{a

bcd}b24多指结构晶体管单指双指(折叠)减少扩散电容25CMOS互补门的特性高噪声边缘:VOH和VOL都是VDD和GND没有静态功耗:在VDD和

VSS（GND）之间不会存在稳定的通路上升和下降时间相差不大:(在合适的NMOS和PMOS管宽长比下)26CMOS特性高噪声边缘逻辑电平与晶体管尺寸无关;ratioless逻辑电平输出负载能力强，总是和电源和地相连;低输出电阻输入电阻高，输入电流小电源和地之间没有通路，静态功耗小传播延迟与输出电容和晶体管等效电阻成正比27互补CMOS门的传播延时AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR228延迟取决于输入模式延迟取决于输入模式输出由低到高时两个输入都是低电平时延迟为0.69Rp/2CL一个输入为低电平时延迟为0.69RpCL输出由高到低时两个输入都是高电平时delayis0.692RnCLCLBRnARpBRpARnCint29延迟取决于输入模式A=B=10A=1,B=10A=10,B=1time[ps]Voltage[V]InputDataPatternDelay(psec)A=B=0167A=1,B=0164A=01,B=161A=B=1045A=1,B=1080A=10,B=181NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fF30确定互补CMOS门中晶体管的尺寸

CLBRnARpBRpARnCintBRpARpARnBRnCLCint2222114431确定互补CMOS门中晶体管的尺寸OUT=D+A•(B+C)DABCDABC12224488636632扇入个数考虑DCBADCBACLC3C2C1(ElmoreRC延迟模型)tpHL=0.69Reqn(C1+2C2+3C3+4CL)传输延迟与输入的个数增长成正比图6.1133tp

随扇入系数增长情况tpLHtp(psec)图6.13应该尽量避免使用4输入以上的组合门tpHL二次平方lineartp34tp随扇出系数增长情况tpNOR2tp(psec)eff.fan-out所有的门有相同的驱动电流tpNAND2tpINV斜率表现其驱动能力35tp

与扇入和扇出的关系扇入:二次平方倍的提升输入的电容和电阻扇出:每个扇出门增加负载两个栅电容tp=a1FI+a2FI2+a3FO36大扇入时的设计技术1调整晶体管尺寸只有当负载以扇出为主时放大尺寸才起作用逐级加大晶体管尺寸InNCLC3C2C1In1In2In3M1M2M3MN分布式的RC链M1>M2>M3>…>MN(越靠近输出尺寸越小)大概可以降低延迟的20%;37大扇入时的设计技术2重新安排输入C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CL关键通路关键通路charged101chargedcharged1延迟由放掉CL,C1C2的电荷决定延迟由放掉CL的电荷决定1101chargeddischargeddischarged图6.538大扇入时的设计技术3重组逻辑结构F=ABCDEFGH39大扇入时的设计技术4将扇入和扇出采用反相器链隔离CLCL40大扇入时的设计技术5降低电压摆幅可以线性的降低延时同时降低功耗但是增加了后级电路的延时!或者需要“灵敏放大器”来接受和重建信号(memory设计)tpHL=0.69(3/4(CLVDD)/IDSATn)=0.69(3/4(CLVswing)/IDSATn)41逻辑功效电路设计者面临很多问题实现同一功能，采用哪种电路结构?采用多少级电路?晶体管大小为多少?逻辑功效解决这些问题一个简单的模型公式快速的做决定42组合电路中的性能优化分析任何逻辑电路都驱动电容第5章中建立了一种针对反相器的延迟分析，这一结果是否能延伸到任何组合逻辑以达到最小的延时？43反相器链如何扩展到其他的组合逻辑电路?CLInOut12N(单位反相器延迟tinv)44逻辑功效在所有的CMOS静态逻辑门中，反相器逻辑功效和本征延迟都最小逻辑功效定义：门的输入电容与具有相同驱动电流的反相器的输入电容的比值随着门的复杂度增加，逻辑功效增加45逻辑门中的延迟我们将延迟对单位反相器进行归一化延迟分为两部分功效延迟h=gf

g:逻辑功效h：电功效h==Cout/Cinp:寄生延迟，无负载时延迟t= 3RC

12psin180nmprocess 40psin0.6mmprocess46逻辑门的延迟门延迟:d=h+p功效延迟本征延迟功效延迟:h=gf逻辑功效扇出=Cout/Cin逻辑功效只与电路结构有关，和尺寸无关扇出功效与负载和电路尺寸相关47门电路的逻辑功效Fan-out(h)

Normalizeddelay(d)t1234567pINVtpNANDF(Fan-in)g=1p=1d=h+1g=4/3p=2d=(4/3)h+248逻辑功效逻辑功效表示门的输入电容与具有相同驱动电流的反相器的输入电容的比值g=1g=4/3g=5/349逻辑功效FromSutherland,Sproull50复合门逻辑功效51例子:反相器链估算下列反相器链的振荡频率

逻辑功效: g=1

电功效: f=1

寄生延迟: p=1

每级电路延迟: d=2

频率: fosc=1/(2*N*d)=1/4N52例子:FO4反相器评估(FO4)反相器延迟逻辑功效: g=1电功效: f=4寄生延迟: p=1 每级电路延迟: d=553多级网络路径逻辑功效：路径电功效路径功效电路没有支路时H=GF，电路有支路时呢?54分支功效考虑分支功效:: G =1 F =90/5=18 GF =18 f1 =(15+15)/5=6 f2 =90/15=6 H =g1g2f1f2=36=2GF

55分支功效分支功效:56多级电路网络延迟级功效:hi=gifi路径电功效:F=Cout/Cin路径逻辑功效:G=g1g2…gN分支功效:B=b1b2…bN总逻辑功效:H=GFB路径延迟D=Sdi=Spi+Shi57单级功效优化当每一级具有相同的逻辑功效时:最小路径延迟每一级的有效扇出:级功效:g1f1=g2f2=…=gNfN这是逻辑功效的最关键应用在不必计算出具体器件尺寸的情况下，推算出路径最小能达到的延迟58器件尺寸要达到最小延迟，器件尺寸应该为多少呢？从后往前，或从前往后推算器件电容最终计算结果必定与Cin和CL吻合59例子:3级路径设计适当的X和Y尺寸，使得延迟最小60例子:3级路径

逻辑功效 G=(4/3)*(5/3)*(5/3)=100/27

电功效 F=45/8

分支功效 B=3*2=6

路径功效 H=GBF=125

最佳级功效

本征延迟 P=2+3+2=7

延迟 D=3*5+7=2261例子:3级路径从后往前推，计算器件尺寸 y=45*(5/3)/5=15 x=(15*2)*(5/3)/5=1062求最佳级数多少级反相器延迟最小?级数最少不代表延迟最小例子:反相器链驱动64单位电容 D =NH1/N+P =N(64)1/N+N63优化级数N对于给定的输入电容和负载电容的反相器链电路,可以计算其最优化的级数和最优化的尺寸最佳级功效64扩展将反相器加到一个电路后面降低延迟，加几级最佳级功效65例子某多路选择器有最大输入电容16单位，驱动160单位电容输出，计算器复合门和NAND方案的延迟F=160/16=10B=1N=266NAND方案67复合门方案68例子：续达到上述延迟时的器件尺寸为多少69例子:优化下图路径有效扇出,F=G=H=h=a=b=g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/c70例子:优化下图路径g=1

f=ag=5/3

f=b/ag=5/3

f=c/bg=1

f=5/c有效扇出,F=5G=25/9H=125/9=13.9h=1.93a=1.93b=ha/g2=2.23c=hb/g3=5g4/f=2.5971例子6.6:优化下图路径有效扇出,H=5G=25/9F=125/9=13.9f=1.93a=1.93b=fa/g2=2.23c=fb/g3=5g4/f=2.59g1=1g2=5/3g3=5/3g4=172例子-8输入与门73逻辑功效计算方法计算逻辑功效:H=GBF找到最佳级数N~log4F计算级功效h=H1/N找出此计算路径从后往前，或者从前往后，推算晶体管尺寸:

Cin=Cout*g/hReference:Sutherland,Sproull,Harris,“LogicalEffort,Morgan-Kaufmann1999.74小节Sutherland,SproullHarris75非对称门非对称门：优化一个输入速度，降低其他的输入速度Ex:假设NAND的A输入比较重要A输入的晶体管比较小(电容小)其他晶体管变大保证下拉电阻为RgA=10/9gB=2gtotal=gA+gB=28/9A输入的逻辑功效下降了，但是整个逻辑功效提升了76偏斜门偏斜门提升一个边沿速度，降低另一个边沿速度例子:假设要提升上升沿的速度降低下降沿的晶体管的尺寸其逻辑功效计算也是以输入电容除以具有相同的上拉或下拉电流的未偏斜反相器的输入电容gu=2.5/3=5/6gd=2.5/1.5=5/377高偏斜和低偏斜定义:偏斜门的逻辑功效是以其输入电容除以具有相同的上拉或下拉电流的未偏斜反相器的输入电容高偏斜门提升上升沿速度(较小的nMOS)低偏斜门提升下降沿速度(较小的pMOS)速度快的边沿逻辑功效减小但是牺牲了另一个边沿的速度78偏斜门分类79最佳P/N比值我们前面选择P/N比值为2，目的是为了上升沿和下降沿相等。(迁移率之比m=2时).如果:目的要平均延迟最小例子:反相器，假设N管尺寸为1，P管尺寸为P，无负载tpdf=(P+1)tpdr=(P+1)(m/P)tpd=(P+1)(1+m/P)/2=(P+1+m+m/P)/2dtpd/dP=(1-m/P2)/2=0要延迟最小P=

80P/N比值所以，延迟最小的P/N比是上下沿相等时P/N的比值的平方根.81有比电路82有比逻辑VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a)电阻负载(b)耗尽NMOS(c)伪-NMOSVT

<0目标:降低互补CMOS门中器件的个数83有比逻辑VDDVSSPDNIn1In2In3FRL电阻负载N管+负载•VOH=VDD•VOL

=RPNRPN

+RL非对称响应•较大的静态功耗••tpL=0.69RLCL84有源负载VDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDN耗尽型NMOSPMOS耗尽型NMOS伪-NMOSVT

<085伪NMOS86伪NMOSVTC（转换电压特性曲线）0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin

[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.587伪nMOS逻辑功效设计原则：使得下拉电流与单位反相器一样，上拉电流为下拉电流1/4.88伪-nMOS设计Ex:设计k-输入AND门，采用伪nMOS.输出为H时，计算其延迟G=1*8/9=8/9H=GBF=8H/9P=1+(4+8k)/9=(8k+13)/9N=2D=NF1/N+P=89改进型负载（1）ABCDFCLM1M2M1

>>M2EnableVDD可调负载图6.58弱保持器90改进型负载(2)VDDVSSPDN1OutVDDVSSPDN2OutAABBM1M2图6.30DCVSL（差分串联电压开关逻辑门）91DCVSL例子BAABBBOutOutXOR-NXOR门92DCVSL瞬态响应00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,B93传输管逻辑94传输管逻辑InputsSwitchNetworkOutOutABBB•NMOS管没有静态功耗95例：与门96NMOS-传输门电压摆幅00.511.520.01.02.03.0Time[ns]Voltage

[V]xOutIn97NMOS-传输门电压摆幅A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn阈值电压损失造成静态漏电流VB不能上升到2.5V,而是2.5V-VTNNMOS有着比高的绝对阈值电压值PMOS98解决方法（1）电平恢复M2M1MnMrOutABVDDVDD电平恢复X•优点:全电压摆幅•增加了输出电容,增加了X点的下拉电流•比例问题，Mr和Mn图6.4099复位器的尺寸01002003004005000.01.02.0W/Lr

=1.0/0.25W/Lr

=1.25/0.25W/Lr

=1.50/0.25W/Lr

=1.75/0.25Voltage[V]Time[ps]3.0电平恢复器件不能太大下拉的传输管可能是多个晶体管串联图6.41100解决方法2:0阈值电压器件OutVDDVDD2.5VVDD0V2.5V0VWATCHOUTFORLEAKAGECURRENTS101解决方法3:传输门ABCCABCCBCLC

=0VA=2.5VC=2.5V102传输门的等效电阻图6.48103基于传输管的多路选择器GNDVDDIn1In2SSSS图6.46104传输门XORABFBABBM1M2M3/M4图6.47105传输门网络中的延迟V1Vi-1C2.52.500ViVi+1CC2.50Vn-1VnCC2.50InV1ViVi+1CVn-1VnCCInReqReqReqReqCC(a)图6.49(b)CReqReqCCReqCCReqReqCCReqCInm图6.51(c)106动态CMOS设计107动态CMOS在静态电路中，输出在任何时刻都通过一个低电阻连接到电源或地。一个n输入的电路需要2n个器件(nNMOS+nPMOS)而动态逻辑电路的值取决于高阻节点处电容存储的临时的电荷量。需要n+2个器件(n+1NMOS+1PMOS)108动态CMOS动态CMOS门采用时钟控制的一个上拉的pMOS两种工作模式：

预充和求值109足如果在预充阶段，下拉网络导通怎么办采用足110动态CMOS逻辑功效111动态CMOSIn1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMe两种工作模式

预充电

(CLK=0)

求值

(CLK=1)112动态CMOSIn1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMeonoff1offon((AB)+C)两种工作模式

预充电

(CLK=0)

求值

(CLK=1)113输出条件一旦输出节点放电，在下一个预充状态来之前，此节点都不可能在充电.在求值阶段输入只能做一次运算。在求值有，输出可以是高阻态(PDNoff),状态电荷存储在CL114动态逻辑门的特性逻辑功能由NMOS下拉网络实现需要晶体管数目为N+2(静态CMOS需要2N个晶体管)输出电压全摆幅输出(VOL=GNDandVOH=VDD)是无比电路–器件尺寸不影响逻辑电平较快的开关速度由于减少了输入晶体管个数，降低了输入电容(Cin)同样也降低了输出电容(Cout)没有短路电流Isc,下拉器件提供的所有电流都用来度负载电容放电CL115动态逻辑门的特性总功耗比静态CMOS高在VDD

和GND(包括Psc)之间没有静态漏电流通路没有过冲值高转换率给时钟增加了额外的电容需要时钟Clk一旦输入信号高于VTn,，PDN就开始工作,所以VM,VIH

和VIL

都等于VTn低噪声边缘(NML)需要时钟预充求值时钟116动态门设计要点1:电荷漏电CLClkClkOutAMpMe漏电CLKVOut预充求值图6.56动态电路的漏电问题117漏电流的解决方案CLClkClkMeMpABOutMkp图6.58静态泄漏器补偿电荷泄露与传输门逻辑的电平恢复器类似弱保持器118动态门设计要点2:电荷共享CLClkClkCACBB=0AOutMpMe图6.59存储在CL上的电荷被从新分布到CL

和CAleading导致输出节点电压下降119例6.18：电荷共享CL=50fFClkClkAABBB!BCCOutCa=15fFCc=15fFCb=15fFCd=10fF120电荷共享B=0ClkXCLCaCbAOutMpMaVDDMbClkMe121电荷共享解决方案ClkClkMeMpABOutMkpClk图6.16通过对内部节点的预充电来解决电荷分享问题，也可以用一个ＮＭＯＳ预充电管，但这需要一个反向的时钟。122动态门设计要点3:电容耦合CL1ClkClkB=0A=0Out1MpMeOut2CL2In动态NAND静态NAND=1=0123背栅耦合的影响VoltageTime,nsClkInOut1Out2124动态门设计要点4:时钟馈通CLClkClkBAOutMpMe在输出Out和时钟Clk之间的栅漏电容耦合会造成ｏｕｔ的电压在预充阶段上升超过