第13-14次课-第6章 时序逻辑电路

6.2若干常用时序逻辑电路二.异步计数器6.3.2计数器三.任意进制计数器的构成方法四.移位寄存器型计数器6.3.3*顺序脉冲发生器1.异步二进制加法计数器原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转.构成方法：触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的Q端或Q

端。在末位+1时，从低位到高位逐位进位方式工作。二.异步计数器注意：若用上升沿作为触发信号，加法器低位Q输出作为高位时钟，减法器低位Q’作为高位时钟；若用下降沿作为触发信号，正好相反。图6.3.17是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示图6.3.17每1位从“1”变“0”时，向高位发出进位，使高位翻转.(低位输出由1变为0时，下降沿正好作为高位时钟信号)此处没考虑触发器的传输延迟时间tpd.②异步二进制减法计数器构成方法：触发器接成计数器形式，时钟CLK加在最低位，高位脉冲接在低位的Q端或Q

端。在末位-1时，从低位到高位逐位借位方式工作。原则：每1位从“0”变“1”时，向高位发出进位，使高位翻转。图6.3.18是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示。图6.3.182.异步十进制计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010~1111这六个状态。12345678910J=0J=1J=0J=1J=0由JK触发器构成的异步十进制计数器,其逻辑电路如图6.3.19所示，其状态表及时序图与同步十进制计数器相同。图6.3.19注：JK悬空时相当于接逻辑1*二－五－十进制异步计数器74LS290:其逻辑符号及功能表如图6.3.20所示图6.3.20其逻辑符号及功能表如图6.3.21所示异步计数器优缺点：优点：其与同步计数器相比，具有结构简单的优点。在用T触

发器构成二进制计数器时，可以不附加任何其它电路缺点：（1）工作频率比较低，因为异步计数器的各级触发器是以串行进位方式连接的，所以在最不利的情况下要经过所有各级触发器传输延迟时间之和以后，新状态才能稳定建立。（2）在电路状态译码时存在竞争-冒险现象。三、任意进制计数器的构成方法若已有N进制计数器（如74LS161)，现在要实现M进制计数器，只能用已有的计数器产品经过外电路的不同连接方式实现。N进制M进制1.M<N的情况在N进制计数器的顺序计数过程中，若设法使之跳过（N－M）个状态，就可以得到M进制计数器了，其方法有置零法（复位法）和置数法（置位法）。置数法置零法a.置零法：置零法适用于有置零（有异步和同步）输入端的计数器，如异步置零的有74LS160、161、191、190、290,同步置零的有74LS163、162，其工作原理示意图如图所示若原来的计数器为N进制，初态从S0开始，则到SM－1为M个循环状态。如果将SM状态译码产生一个置零信号加到计数器的异步置零输入端，计数器将立刻返回S0状态。若清零为异步清零，故提供清零信号的状态为暂态，它不能计一个脉冲，异步清零暂态例6.3.2利用置零法将十进制的74160接成六进制计数器。异步置零法解：74160有效循环为0000～1001，由于初态为0000，故六进制为六个状态循环，即0000～0101，回零信号取自0110。其接线图如图6.3.22所示，

波形如图6.3.23所示进位输出1图6.3.22图6.3.23例6.3.3如图6.3.24所示逻辑电路是由74161构成的计数器，试分析为几进制计数器？画出状态表、状态转换图和时序图。解：状态表为故由状态表可知为5进制计数器。状态转换图：时序图为例6.3.4试用置零法由74LS161构成12进制计数器，画出时序图解：其状态转换图如图6.3.25所示，则产生清零信号为Q3Q2Q1Q0

＝1100图6.3.25可实现的电路为如图6.3.26（a）所示，其时序图为（b）所示图6.3.26（a）（b）注：由于清零信号随着计数器被清零而立即消失，其持续的时间很短，有时触发器可能来不及动作（复位），清零信号已经过时，导致电路误动作，故置零法的电路工作可靠性低。为了改善电路的性能，在清零信号产生端和清零信号输入端之间接一基本RS触发器，如图6.3.27所示。图6.3.2701011000001b.置数法：

有预置数功能的计数器可用此方法构成M进制计数器。但注意74LS161(160)为同步预置数，74LS191(190)为异步预置数。

置数法的原理:是通过给计数器重复置入某个数值的方法跳过（N－M）个状态，从而获得M进制计数器的。为了实现M进制计数器，同步置数信号应由SM－1产生，而异步置数应由SM产生。产生预置数信号的状态注：同步置零法的初态一定是S0，而置数法的初态可以是任何一个状态，只要跳过M－N个状态即可初态产生预置信号的状态例6.3.5图6.3.28所示电路是可变计数器。试分析当控制变量A为1和0时电路为几进制计数器。画出各自的时序波形。解：置位信号为预置数为D3D2D1D0＝0000由状态表可知，A＝0为10进制计数器，A＝1为12进制计数器。对应A＝0和A＝1的状态转换表为其时序波形如下例5.3.5利用置数法由74LS161和74LS191构成7进制加法计数器。解：实现的电路如下作业题6.16题6.18题6.202.M>N的情况这种情况下，必须用多片N进制计数器组合起来，才能构成M进制计数器。连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式。(1)串行进位方式和并行进位方式：串行进位方式：

在串行进位方式中，以低位片的进位信号作为高位片的时钟输入信号。两片始终同时处于计数状态.例如采用串行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.29所示。图6.3.29并行进位方式：

在并行进位方式中，以低位片的进位输出信号作为高位片的工作状态控制信号，两片的计数脉冲接在同一计数输入脉冲信号上。例如采用并行进位方式，利用74LS160实现100进制计数器，其电路如图6.3.30所示。图6.3.30a.若要实现的M进制可分解成两个小于N的因数相乘，即M＝N1×N2,则先将N进制计数器接成N1进制计数器和N2进制计数器，再采用串行进位或并行进位方式将两个计数器连接起来，构成M进制计数器。例6.3.6试利用串行进位方式由74LS160构成24进制加法计数器解：24可分解成4×6（或者3×8、2×12)，则先将两片74LS160构成4进制和6进制计数器，再连接，其实现电路如图6.3.31所示。例6.3.7试利用并行进位方式由74LS161构成32进制加法计数器解：可将32分成16×2(或8×4)，则电路如图6.3.32所示。b.若要实现的M进制（如31进制）不可分解成两个小于N的因数相乘，则要采用整体置零法或整体置数法构成。（2)整体置零方式和整体置数方式首先将两片N进制计数器按串行进位方式或并行进位方式联成N×N>M进制计数器，再按照N<M的置零法和置数法构成M进制计数器。此方法适合任何M进制（可分解和不可分解）计数器的构成。例6.3.8利用74LS160接成29进制计数器。解：采用整体置零法的实现电路如图6.3.33(a)所示，采用整体置数法的实现电路如图6.3.33(b)所示(a)异步整体置零(b)同步整体置数图6.3.33例5.3.7试利用置零法和置数法由两片74LS161构成53进制加法计数器。解：若由74LS161构成53进制计数器，其构成的256进制实际为二进制计数器(28),故先要将53化成二进制数码，再根据整体置数法或整体置零法实现53进制。（53)D＝（110101)B利用整体置数法由74LS161构成53进制加法计数器如图6.3.34所示。例6.3.8试用一片74LS290分别接成8421异步十进制计数器、5421异步十进制计数器和异步六进制计数器。解：(1)8421异步十进制计数器：将CLK1和Qo相接，计数脉冲由CLKo输入，从由Q3Q2Q1Q0输出，即为8421异步十进制计数器。图6.3.35就是其连接电路及状态表。(2)5421码异步十进制计数器：将Q3与CLK0相接，计数脉冲由CLK1输入，从Q0Q3Q2Q1输出则为5421码十进制计数器，其实现电路与状态表如图6.3.36所示。(3)异步6进制计数器：

先将74LS290构成8421异步十进制计数器，再利用置零端和置九端构成异步六进制计数器。其实现电路如图6.3.37所示。四、移位寄存器型计数器1.环形计数器

电路如图6.3.38所示，将移位寄存器首尾相接，则在时钟脉冲信号作用下，数据将循环右移。图6.3.38设初态为1000,则其状态转换图为注：此电路有几种无效循环，而且一旦脱离有效循环，则不会自动进入到有效循环中，故此环形计数器不能自启动，必须将电路置到有效循环的某个状态中。图5.3.39为能自启动的环形计数器的电路,与图6.3.38所示电路相比，加了一个反馈逻辑电路。其状态方程为则可画出它的状态转换图为有效循环1.环形计数器结构简单，不需另加译码电路；2.环形计数器的缺点是没有充分利用电路的状态。n位移位寄存器组成的环形计数器只用了n个状态，而电路共有2n个状态。2.扭环形计数器

移位寄存器型计数器的结构可表示为图6.3.40所示的框图形式。其反馈电路的表达式为环形计数器是反馈函数中最简单的一种，其D0=Qn－1图6.3.41为环扭形计数器（也叫约翰逊计数器），其D0=Q3图6.3.41其状态转换图为此电路不能自启动！！！为了实现自启动，则将电路修改成图6.3.42所示电路。其状态转换表为n位移位寄存器构成的扭环型计数器的有效循环状态为2n个，比环形计数器提高了一倍;在有效循环状态中，每次转换状态只有一个触发器改变状态，这样在将电路状态译码时不会出现竞争－冒险现象;虽然扭环型计数器的电路状态的利用率有所提高，但仍有2n－2n个状态没有利用。扭环型计数器的特点6.3.3*顺序脉冲发生器

在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作，这就要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。1.由移位寄存器构成：

可以由移位寄存器构成环形计数器，它就是一个顺序脉冲发生器。电路和波形如图6.3.43所示注：此电路的特点是结构简单，不需译码电路，缺点是所用触发器的数目比较多，而且需采用自启动反馈逻辑电路。2.由计数器和译码器构成的顺序脉冲发生器

图6.3.44为由74LS161构成的8进制计数器和3－8译码器构成的顺序节拍脉冲发生器。图6.3.44输出波形